电子器件的制作方法

电子器件的制作方法
【专利摘要】本实用新型提供一种电子器件。本实用新型应用于包括二极管的电子器件内。本实用新型是要解决现有技术中所存在的一个或者多个问题。电子器件包括具有第一导电类型的第一掺杂物的衬底；衬底之上的第一半导体层，并且第一半导体层包括第一导电类型的第二掺杂物；第一半导体层之上的第二半导体层；以及第一半导体层和第二半导体层界面处的并且延伸到第一半导体层和第二半导体层内的第一掺杂区域。本实用新型的一个方面的技术效果是击穿电压的变化减小的瞬时电压抑制设计。
【专利说明】电子器件

【技术领域】
[0001]本公开涉及电子器件和形成电子器件的方法，并且更具体地，涉及包括二极管的电子器件和形成包括二极管的电子器件的方法。

【背景技术】
[0002]过去，电子装置容易受到来自各种来源，并且尤其是，来自在该装置附近工作或接触该装置的人的静电放电(ESD)的影响。在某些情况下，ESD保护器件被附接到该装置可能发生诸如ESD情况的位置。在许多应用中，ESD保护器件被附接到给电子装置提供输入或者输出信号的信号线。典型地，该应用要求ESD保护器件必须具有低电容，以便避免对于信号的干扰，或者防止为可能正在驱动信号线的器件形成大负载。
[0003]未来的自动高速信号接口应用要求系统以较高的电压操作，近期为36V，其后为48V。以前的瞬时电压抑制设计被发现不足以支持现在、近期和未来的电压要求。例如，发现这些设计的击穿电压具有不可接受的大的变化。因此，希望减小击穿电压的变化。

【专利附图】

【附图说明】
[0004]实施例以示例的方式说明，而不局限于附图。
[0005]图1包括工件的一部分的截面图的图示，该工件包括衬底和半导体层。
[0006]图2包括掺杂了该半导体层的一部分之后，图1的工件的截面图的图示。
[0007]图3包括形成另一个半导体层之后，图2的工件的截面图的图示。
[0008]图4包括形成隔离柱之后，图3的工件的截面图的图示。
[0009]图5包括形成构图后的绝缘层和所述另一个半导体层内的掺杂区域之后，图4的工件的截面图的图示。
[0010]图6包括形成大体完成的器件之后，图5的工件的截面图的图示。
[0011]图7包括ESD器件的电路的示意图。
[0012]图8包括图6的工件的截面图的图不，以及标识关于图7的电路组件和电流流动的图。
[0013]图9包括具有共孚齐纳_■极管的ESD器件的电路的不意图。
[0014]图10包括根据替换实施例的电子器件的截面图的图示，以及标识关于图9的电路组件和电流流动的图。
[0015]图11包括具有分离的齐纳二极管的ESD器件的电路的示意图。
[0016]图12包括根据替换实施例的电子器件的截面图的图示，以及标识关于图11的电路组件和电流流动的图。
[0017]图13包括根据具体实施例形成的电子器件的处理流程中的不同时期的掺杂浓度分布的图。
[0018]图14包括比较电子器件的处理流程中的不同时期的掺杂浓度分布的图。
[0019]本领域技术人员将会理解，为了简单清楚起见示出图中的元件，并且这些元件不必是按比例描绘的。例如，图中的某些元件的尺寸可能相对于其它元件被放大，以帮助提高对本实用新型的实施例的理解。
实用新型内容
[0020]本实用新型的一个方面的目的是解决现有技术中所存在的一个或者多个问题。
[0021]一种电子器件，其特征在于，所述电子器件包括具有第一导电类型的第一掺杂物的衬底；所述衬底之上的第一半导体层，并且所述第一半导体层包括所述第一导电类型的第二掺杂物；所述第一半导体层之上的第二半导体层；以及所述第一半导体层和第二半导体层界面处的并且延伸到所述第一半导体层和第二半导体层内的第一掺杂区域，其中所述第一掺杂区域具有与所述第一导电类型相反的第二导电类型的第三掺杂物。进而所述第一掺杂物的第一掺杂物浓度分布在临近所述衬底处具有第一相对陡峭的部分，在与所述第一半导体层和第二半导体层之间的界面相邻处具有第二相对陡峭的部分，以及在所述第一相对陡峭的部分和第二相对陡峭的部分之间具有相对平坦的部分。在所述第一掺杂区域的第二掺杂剂浓度分布与所述第一掺杂剂浓度分布的所述相对平坦的部分相交的pn结处形成有第一二极管。
[0022]优选地，其中在所述第一半导体层内，所述第一掺杂区域的所述第二掺杂物浓度分布与所述第一掺杂物浓度分布的所述相对平坦的部分相交。
[0023]优选地，其中所述第一掺杂物的浓度在所述第一掺杂物浓度分布的整个所述相对平坦部分上根据距离而减小。
[0024]优选地，其中所述第一掺杂物和第二掺杂物中的每一个是硼。
[0025]优选地，其中所述第三掺杂物是砷或者铺。
[0026]优选地，所述电子器件还包括具有所述第一导电类型的第二掺杂区域，其中所述第二掺杂区域在与所述第一半导体区域相反的表面处的所述第二半导体层内，并且与所述第一掺杂区域重叠；并且在所述第二掺杂区域和所述第一掺杂区域之间的pn结处形成有第二二极管。
[0027]优选地，所述电子器件还包括具有所述第二导电类型的第三掺杂区域，其中所述第三掺杂区域在与所述第一半导体区域相反的所述表面处的所述第二半导体层内，并且所述第三掺杂区域的至少一部分不与所述第一掺杂区域重叠；并且在所述第三掺杂区域和所述衬底之间的Pn结处形成有第三二极管。
[0028]优选地，所述电子器件还包括延伸通过所述第二半导体层到比所述第一二极管的pn结低的高度的隔离柱，其中所述隔离柱被置于所述第二掺杂区域和第三掺杂区域之间。
[0029]优选地，所述电子器件包括静电放电器件，所述静电放电器件包括第一二极管、第二二极管和第三二极管。
[0030]优选地，其中所述第一二极管、第二二极管和第三二极管中的每一个具有阳极和阴极；所述第一二极管的阳极和所述第三二极管的阳极彼此耦接；所述第一二极管的阴极和所述第二二极管的阴极彼此耦接；并且所述第二二极管的阳极和所述第三二极管的阴极彼此耦接。
[0031]所述实用新型的一个方面的技术效果是击穿电压的变化减小的瞬时电压抑制设计。

【具体实施方式】
[0032]结合附图提供下面的描述，以便帮助理解此处公开的教导。下面的讨论将集中于所述教导的具体实现和实施例。提供这种集中是为了帮助描述所述教导，并且这种集中不应该被解释为是对所述教导的范围或者适用性的限制。然而，基于本申请中公开的教导，可以使用其它实施例。
[0033]术语“设计操作电压”旨在意指标称电压，电子器件或者电子器件的一部分被设计为在该电压处操作。例如，降压转换器(buck converter)可以被设计为具有连接到12V电源和地的端子。因此，降压转换器具有12V(12V-0V(地))的设计操作电压，尽管由12V电源提供的实际电压可以有达10%的变动(10.8V到13.2V)。
[0034]术语“正常操作”和“正常操作状态”指电子组件或者器件被设计为在其下进行操作的状态。可以从关于电压、电流、电容、电阻或者其它电参数的数据表或者其它信息中获得所述状态。因此，正常操作不包括大大超出其设计极限的操作电子组件或者器件。
[0035]术语“包括”，“包括有”，“包含”，“包含有”和“有”，“含有”或者其任意其它变体旨在覆盖非排它的包括。例如，包括一系列特征的方法、制品或者装置不一定仅仅局限于这些特征，而是可以包括未明确列出的其它特征，或者这些方法、制品或者装置固有的特征。另夕卜，除非明确地相反说明，“或者”指兼或并且不是排斥性的或。例如，下面中的任意一个满足条件A或者B:A为真(或者存在)并且B为假(或不存在)，A为假(或不存在)并且B为真(或者存在)，和A和B两者都为真(或者存在)。
[0036]另外，采用“一”，“一个”描述本实用新型描述的元件和组件。这仅仅是为了方便起见，并且仅仅给出对本实用新型范围的一般理解。该描述应当被理解为包括一个、至少一个，或者单数也包括复数，或者反之亦然，除非显然其含义不是如此。例如，当此处描述单个条目时，可以使用多个条目取代该单个条目。类似地，在此处描述多个条目的情况下，可以用单个条目取代多个条目。
[0037]除非另外定义，此处使用的所有技术和科学术语具有与本实用新型所属领域内的普通技术人员通常理解的相同含义。这些材料、方法和例子仅仅是说明性的，并且不旨在作为限制。对于此处未描述的范围，关于具体材料和处理动作的许多细节是常规性的，并且可以在半导体和电子领域内的教科书及其它来源中找到。
[0038]电子器件可以包括衬底、所述衬底之上的上下半导体层、以及所述上下半导体层之间的界面处的掺杂区域。该掺杂区域可以具有与下半导体层内的掺杂物的导电类型相反的导电类型。在下半导体层内，该掺杂物可以具有掺杂物浓度分布，该掺杂物浓度分布在邻近衬底处具有第一相对陡峭的部分，在邻近第一和第二半导体层之间界面处具有第二相对陡峭的部分，在第一和第二相对陡峭的部分之间具有相对平坦的部分。二极管存在于Pn结处，第一掺杂区域的第二掺杂物浓度分布与第一掺杂物浓度分布的相对平坦的部分在pn结处相交。在相对平坦的部分处相交可以允许二极管的击穿电压在不同生产过程之间具有更小的变化，即使当每一个处理步骤处于在处理规范限制内执行的不同生产过程中。因此，ESD器件可以被设计为具有二极管，该二极管具有较低的平均击穿电压，但是该击穿电压仍然超过该二极管的最小触发电压。
[0039]在一个具体实施例中，可以在下半导体层的形成过程中控制下半导体层的掺杂，以便减小在掺杂区域正上方的上半导体层内形成非预期Pn结的可能性。下面更详细地描述形成电子器件的示例性实施例和处理。
[0040]图1包括工件的一部分的截面图的图示，该工件包括衬底102和衬底102之上的半导体层104。衬底102可以包括族14元素(即，碳、硅、锗或者其任意组合)，并且可以被η型或者P型重掺杂。出于本说明书的目的，重掺杂旨在意指至少IxlO19 atoms/cm3(原子/立方厘米)的峰值掺杂物浓度，以及轻掺杂旨在意指小于IxlO19 atoms/cm3的峰值掺杂物浓度。衬底102可以是重掺杂衬底(例如，重P型掺杂晶片)的一部分，或者是位于基材半导体材料或者掩埋绝缘层(未示出)之上的掩埋掺杂区域，其中掩埋绝缘层位于基材材料(诸如蓝宝石、尖晶石等)和半导体层104之间。在实施例中，衬底102被以P型掺杂物诸如硼重掺杂。
[0041]在衬底102之上形成半导体层104。半导体层104可以包括族14元素(B卩，碳、硅、锗或者其任意组合)。在实施例中，半导体层104可以被形成为包括两个或更多部分。在图1所示的实施例中，半导体层104包括靠近衬底102的下部1042和远离衬底102的上部 1044。
[0042]如形成的，下部1042可以包括与衬底102具有相同导电类型的掺杂物，并且具有小于衬底102的掺杂物浓度。下部1042中的掺杂物浓度可以为至少IxlO15 atoms/cm3、至少IxlO16 atoms/cm3、或者至少IxlO17 atoms/cm3,并且在另一个实施例中，该掺杂物浓度可以不大于 Ix12q atoms/cm3、不大于 IxlO19 atoms/cm3、或者不大于 lxl018atoms/cm3。在具体实施例中，该掺杂物浓度在IxlO15 atoms/cm3到lxl02° atoms/cm3的范围内或者IxlO16atoms/cm3 到 IxlO17 atoms/cm3 的范围内。
[0043]如所形成的，上部1044可以不包括任意掺杂物，或者可以包括导电类型与衬底102相同的掺杂物，并且具有小于衬底102和下部1042中的每一个的掺杂物浓度。当存在掺杂物时，上部1044中的掺杂物浓度可以为至少IxlO13 atoms/cm3、至少IxlO14 atoms/cm3、或者至少IxlO15 atoms/cm3，并且在另一个实施例中，掺杂物浓度可以不大于IxlO18 atoms/cm3、不大于IxlO17 atoms/cm3、或者不大于lxl016atoms/cm3。在具体实施例中，掺杂物浓度在IxlO13 atoms/cm3 到 IxlO18 atoms/cm3 的范围内，或者在 IxlO14 atoms/cm3 到 lxl016atoms/cm3的范围内。
[0044]衬底102可被置于反应室内，并且可以通过从衬底102外延生长半导体层104形成半导体层104。在另一个实施例中，可以通过如下方式来形成半导体层104:沉积非晶半导体材料并且使该非晶半导体材料结晶以便形成半导体层104。当形成下部1042时，可以给反应室添加掺杂气，并且掺杂气以大体恒定的速率流动。当形成上部1044时，可以停止掺杂气，或可以减少掺杂气。在下部和上部1042和1044中的每一个内，可以以相对恒定的掺杂物浓度来形成这些部分。在另一个实施例中，在下部和上部1042和1044中的每一个内，掺杂物浓度可以根据厚度而略微改变，但是浓度的改变可以不大于一个数量级，也可以不大于半个数量级。
[0045]半导体层104和部分1042和1044的厚度可以取决于电子器件所支持的电压。在实施例中，半导体层104可以具有至少I微米、至少1.5微米、或者至少2微米的厚度，并且在另一个实施例中，半导体层104可以具有不大于50微米、不大于20微米、或者不大于10微米的厚度。在具体实施例中，该厚度可以在I微米到50微米的范围内或者在2到20微米的范围内。下部1042的厚度可以为半导体层104的厚度的至少50%、至少60%或者至少70%，并且在另一个实施例中，下部1042的厚度可以不大于半导体层104的厚度的90%、88%或者85%。上部1044可以构成半导体104的厚度的其余部分。
[0046]在替换实施例中，可以在半导体层104内使用一个或多个附加部分。例如，半导体层104的附加部分可以位于衬底102和半导体层104的下部1042之间。这些附加部分可用于吸收在电子器件的形成过程中从衬底102扩散的某些掺杂物，并且因此，可以提高对下部1042内的掺杂物浓度分布的控制。该附加部分可以未被掺杂，或具有比下部1042低的浓度。在另一个实施例中，该附加部分可以被无掺杂地或者使用一种掺杂气形成，该掺杂气最初以比下部1042低的速率流动，并且该掺杂气流逐渐或者逐级地增加，直到达到用于下部1042的掺杂气流。
[0047]存在用于形成半导体层102的许多其它替换方案。例如，上部1044可以具有类似于关于附加部分所描述的掺杂物浓度分布。上部1044的掺杂物浓度可以随着上部1044的厚度的增加从下部1042逐渐地或者以逐步的方式减小。因此，此处描述的实施例是示例性，并且不限制所附权利要求的范围。后面在本说明书中将更详细地描述在半导体层104内掺杂的重要性和其在随后形成的齐纳二极管的击穿电压的较小变化方面所产生的改进。
[0048]图2包括形成掺杂区域204之后的工件的截面图。掺杂区域204可以用与衬底102相比具有相反导电类型的掺杂物重掺杂。在实施例中，掺杂区域204被以η型掺杂物，诸如磷、砷、锑或者其任意组合重掺杂。在具体实施例中，如果掺杂区域204的扩散被保持为低，掺杂区域204则包括砷或者锑，并且在具体实施例中，掺杂区域204包括锑，以便减少在随后形成的半导体层的形成过程中的自掺杂(autodoping)(与砷相比)的程度。在实施例中，可以从半导体层104生长或者在半导体层104上沉积注入屏蔽层(未示出)。注入屏蔽层可以包括厚度在5纳米到50纳米的范围内的氧化物、氮化物或者任意氮氧化合物。在注入屏蔽层之上形成掩模层(未示出)，并且对其构图以便定义要形成掺杂区域204的开口。可以通过注入形成掺杂区域204。注入的能量被这样执行，从而使得最初形成时的峰值浓度在上部1044的表面的0.5微米范围之内。随后可以去除掩模层和注入屏蔽层。在实施例中，掺杂区域204内的峰值浓度可以为至少lxl019atoms/cm3、至少2xl019 atoms/cm3、或者至少5xl019 atoms/cm3,并且在另一个实施例中，该峰值浓度可以不大于IxlO21 atoms/cm3、不大于5xl02° atoms/cm3、或者不大于Ix1iq atoms/cm3。在具体实施例中，掺杂区域204内的峰值浓度在 IxlO19 atoms/cm3 到 lxl021atoms/cm3 的范围内，或者在 IxlO19 atoms/cm3 至Ij2xl020 atoms/cm3 的范围内。
[0049]图3包括在半导体层104之上形成半导体层304之后的截面图的图示。如所形成的，半导体层304可以不包括任意掺杂物，或者可以包括与衬底102相比具有相同导电类型或者相反导电类型的掺杂物，并且该掺杂物具有小于衬底102和半导体层104的下部1042中的每一个的掺杂物浓度。当存在掺杂物时，半导体层304内的掺杂物浓度可以为至少 IxlO13 atoms/cm3、至少 IxlO14 atoms/cm3 或者至少 lxl015atoms/cm3,并且在另一个实施例中，该掺杂物浓度可以不大于lxl018atoms/cm3、不大于IxlO17 atoms/cm3、或者不大于lxl016atoms/cm3。在具体实施例中，该惨杂物浓度在 IxlO13 atoms/cm3 到 IxlO18 atoms/cm3的范围内，或者12xl014 atoms/cm3到lxl017atoms/cm3的范围内。半导体层304的厚度可以取决于该电子器件所支持的电压。在实施例中，半导体层304可以具有至少I微米、至少1.5微米、或者至少2微米的厚度，并且在另一个实施例中，半导体层304可以具有不大于50微米、不大于20微米、或者不大于10微米的厚度。在具体实施例中，该厚度可以在I微米到50微米的范围内或者2到20微米的范围内。半导体层304的厚度可以小于或者大于半导体104的厚度。
[0050]可以通过从半导体层104外延地生长半导体层304形成半导体层304。在另一个实施例中，可以通过如下方式来形成半导体层304:沉积非晶半导体材料，并且使该非晶半导体材料结晶以便形成半导体层304。在半导体层104和304的形成过程中，来自衬底102的掺杂物可以扩散到半导体层104内或半导体层104和304两者内，并且来自半导体层104的下部1042的掺杂物可以扩散到上部1044或者上部1044和半导体层304两者内。来自掺杂区域204的掺杂物可以扩散到半导体层304内，从而掺杂区域204从半导体层104和304之间的界面向着衬底102和半导体层304的主表面305延伸。
[0051]图4包括形成隔离柱404之后的截面图的图示。可以通过使用掩模层并且从半导体层304的主表面305向着衬底102蚀刻工件的部分形成隔离柱404。在图4所示的实施例中，沟槽的底部可以位于半导体层104的上部1044内。在另一个实施例中，沟槽的底部可以位于半导体层104的下部1042或者衬底102内。在实施例中，沟槽可以具有至少20纳米、至少50纳米、或者至少100纳米的宽度，并且在另一个实施例中，沟槽可以具有不大于5000纳米、不大于2000纳米或者不大于1000纳米的宽度。在具体实施例中，沟槽的宽度可以在20纳米到5000纳米的范围内或者在50纳米到2000纳米的范围内。
[0052]沟槽内的暴露表面可被热氧化，并且被填充以沟槽充填材料。在实施例中，热氧化形成的氧化物可以具有至少5纳米、至少10纳米、或者至少20纳米的厚度，并且在另一个实施例中，该厚度可以不大于1000纳米、不大于500纳米、或者不大于200纳米。在具体实施例中，该厚度在5纳米到1000纳米的范围内或者在10纳米到200纳米的范围内。沟槽充填材料可以填充沟槽的其余部分，并且还在沿着半导体层304的主表面305平铺的热氧化物之上沉积沟槽充填材料。沟槽充填材料可以包括具有，与热氧化物相比，热膨胀系数接近或者大于半导体层304的材料的材料。在具体实施例中，沟槽充填材料可以包括非晶体或者多晶硅，并且可以被掺杂或者无掺杂，或者可以包括钨。可以执行抛光或者蚀刻操作，以便去除覆盖半导体层的主表面305的沟槽充填材料。还可以去除覆盖主表面305的热氧化物。
[0053]在另一个实施例中，隔离柱404可以仅仅包括一种或多种绝缘材料。例如，隔离柱404可以包括共形沉积的绝缘材料，或者可以包括完全填充沟槽的热氧化物。在其它实施例中，隔离柱404可以包括热绝缘材料和沉积绝缘材料的组合。
[0054]图5包括形成构图后的绝缘层502和掺杂区域504和506之后的截面图的图示。可以在半导体层304和隔离柱404之上形成绝缘层，并且对其构图以便定义将形成掺杂区域504和506的开口。构图后的绝缘层502可以包括单个膜或者多个膜。构图后的绝缘层502内的该单个膜或者每一个膜可以包括氧化物、氮化物或者氮氧化合物。在实施例中，构图后的绝缘层502的厚度可以为至少0.1微米、至少0.2微米、或者至少0.3微米，并且在另一个实施例中，构图后的绝缘层502的厚度可以不大于5微米、不大于3微米或者不大于2微米。开口的轮廓可以是阶梯状的(如图5所示)、非阶梯状的(在开口处以垂直或者近似垂直的壁从完整厚度向半导体层304过渡)，具有曲线轮廓(如使用回流处理产生的)等等。如果需要或者希望，可以在定义开口之后并且在形成掺杂区域504和506之前，形成注入屏蔽层(未示出)。该注入屏蔽层可以具有前面描述的任意组成和厚度。
[0055]掺杂区域504和506可以按顺序被形成。例如，可以在半导体层304的将形成掺杂区域506的部分之上形成掩模层(未示出)，并且可将用于掺杂区域504的掺杂物引入半导体层304。可以去除该掩模层，并且可以在掺杂区域504之上形成另一个掩模层(未示出)，并且可将用于掺杂区域506的掺杂物引入半导体层304。如果需要或者希望，形成掺杂区域504和506的顺序可以相反。
[0056]掺杂区域504可以被重掺杂，并且具有与衬底102相同并且与掺杂区域204相反的导电类型。掺杂区域506可以重掺杂，并且具有与衬底102相反的导电类型。可以通过注入形成掺杂区域504和506中的每一个。注入的能量被这样执行，从而使得最初形成时的峰值浓度在半导体层304的主表面的0.5微米内。在实施例中，掺杂区域504和506内的峰值浓度可以为至少IxlO19 atoms/cm3、至少2xl019atoms/cm3、或者至少5xl019 atoms/cm3,并且在另一个实施例中，峰值浓度可以不大于IxlO21 atoms/cm3、不大于5x102° atoms/cm3、或者不大于Ix1ki atoms/cm3。在具体实施例中，掺杂区域504和506内的峰值浓度在IxlO19 atoms/cm3 到 IxlO21 atoms/cm3 的范围内，或者在 IxlO19 atoms/cm3 到 2xl020 atoms/cm3的范围内。
[0057]在实施例中，掺杂区域504与掺杂区域204重叠，并且掺杂区域506不与掺杂区域204的任意部分重叠。在另一个实施例中，掺杂区域506可以与掺杂区域204的至少一部分或者在与掺杂区域204大约相同高度处具有峰值掺杂物浓度的不同的掺杂区域(导电类型与掺杂区域204相同或者不同)重叠。
[0058]图6包括大体完成的电子器件的截面图的图示。互连602可以形成到掺杂区域504和506的接触。互连602可以包括铝、铜、难熔金属、贵金属、另一种适合的导电材料、或者其任意组合。在实施例中，互连的厚度可以为至少0.1微米、至少0.2微米、或者至少0.3微米，并且在另一个实施例中，互连的厚度可以不大于5微米、不大于3微米或者不大于2微米。在另一个实施例中(未不出)，可以在互连602和掺杂区域504和506中的每一个之间形成导电插头。
[0059]该电子器件可以包括要被ESD器件保护的组件(未示出)。因此，在形成该电子器件时可以执行可能影响掺杂物浓度分布的许多操作。在一个实施例中，在形成浅沟槽隔离或者栅极电介质层时可以执行热氧化，并且可以执行影响掺杂物浓度分布的退火或者驱动其它注入及其它热操作。
[0060]在形成该电子器件过程中，来自衬底204、半导体层104和掺杂区域204、504和506的掺杂物可以扩散。例如，来自衬底102、半导体层104或者两者的掺杂物可以扩散到半导体层304内。二极管位于衬底102和掺杂区域204之间的pn结处。在一个实施例中，该pn结可以在半导体层104内，并且在一个更具体的实施例中，在半导体层104的下部1042内。另一个二极管位于掺杂区域204和掺杂区域504之间的pn结处。在一个实施例中，该pn结可以在半导体层304内。另一个二极管位于衬底102和掺杂区域506之间的pn结处。在一个实施例中，该pn结可以在半导体层304内，并且在另一个实施例中，该pn结在半导体层104内。
[0061]下面结合图7到12描述对电路中的实现的更好理解和对应的物理结构。图7示意地示出了具有低电容和快速响应时间的ESD保护器件或者ESD器件10的一部分的实施例。图7包括单通道ESD器件10。ESD器件10包括两个端子。端子11典型地是输入端子，并且端子12—般地是输出端子，其连接到被ESD器件10保护的另一个元件(未示出)。例如，端子11可以连接到稳压电源(诸如5V电源)的高压侧。ESD器件10可以配置为在端子11和12之间具有低电容。ESD器件10可以被设计为将在端子11和12之间形成的最大电压限制为ESD器件10的箝位电压(claim voltage)。ESD器件10的陆峭击穿电压特性(sharp breakdown voltage characteristic)(或者急剧弯曲特性(sharp knee))可以帮助更准确地控制箝位电压的值。低电容帮助给ESD器件10提供快速响应时间。ESD器件10包括形成为p-n结二极管的导引二极管(steering d1de) 14、与二极管14串联的齐纳二极管15和形成为p-n结二极管的导引二极管17。二极管17与二极管14和15的串联组合并7Txf禹接。
[0062]在正常操作中，通过给端子11施加大约IV，并且给端子12施加地参考电压，ESD器件10被偏置到标准操作电压，诸如大约IV和二极管15的击穿电压之间的电压。由于ESD器件10的特性，当端子11和12之间的电压在该标准操作电压之上改变时，ESD器件10的电容保持为低。在零偏压状态，ESD器件10的二极管14和15具有极低的电容值。因为串联的电容器的电容小于最小的电容器的电容，在零偏压状态下由二极管14和15产生的电容小于二极管14或者15中任何一个的电容。ESD器件10的电容是二极管14和15的等效电容与二极管17的电容相加的和。二极管17的电容也非常小，因此ESD器件10的总电容在这种零偏压状态下非常小。
[0063]如果在端子11上接收到正ESD事件，端子11被相对于端子12推向大的正电压。因为二极管14的阳极连接到端子11，并且阴极连接到二极管15的阴极，该大的正电压正向偏置二极管14，并且反向偏置二极管15。当端子11和12之间的电压达到ESD器件10的正阈值电压时(二极管14的正向电压加上二极管15的击穿电压)时，正电流(Ip)从端子11通过二极管14和15流向端子12。二极管15将施加于端子12的最大电压箝位到近似二极管15的击穿电压(加上二极管14的正向电压)。二极管15的急剧弯曲特性(sharpknee)使得二极管15将端子11和12之间的最大电压迅速地箝位到二极管15的击穿电压。二极管15的击穿电压可以是2.5V到200V，并且在一个具体实施例中，可以在1V到35V的范围内。如果在端子11上接收到负ESD事件，端子11相对于端子12被强制处于大的负电压。因为二极管17的阳极连接到端子12，并且阴极连接到端子11，该大的负电压将二极管17正向偏置，并且负电流(In)从端子12通过二极管17流到端子11。在二极管17被正向偏置之后，它将安全地处理负ESD脉冲，允许ESD器件10提供双向ESD保护。
[0064]图8示出了 ESD器件10的实施例的一部分的截面图，以及在具体物理结构内其看上去如何。图8具有映射到图6的物理结构上的电子组件和电流线路。该结构还包括衬底102背侧上的并且被电连接到衬底102的端子39。二极管14、15和17被以箭头以一般方式标识，并且对应于前面相对于图6描述的结。隔离柱404帮助以适合的方向引导电流。
[0065]图9示意地示出了 ESD器件55的一部分的实施例，ESD器件55具有带有共享齐纳二极管的多通道配置。ESD器件55包括两个端子，端子31和端子32，并且配置为在端子31和32之间提供双向ESD保护。ESD器件55还包括两个电源端子。端子58通常连接到电源的电压轨，并且端子57连接到公共参考电势。端子31和32为通过端子31和32的信号提供ESD保护。端子31和32中的任意一个可以是输入端子或者输出端子。输出端子通常连接到被ESD器件55保护的另一个元件(未示出)。例如，端子32可以被用作输出端子，并且连接到稳压电源(诸如5V电源)的高压侧。ESD器件55可以配置为在端子31和32之间具有低电容。ESD器件55可以被设计为将在端子31和32之间形成的最大电压限制为ESD器件55的箝位电压。此外，ESD器件55可以具有可以帮助更准确地控制箝位电压的值的急剧弯曲特性或急剧击穿电压特性。低电容帮助给ESD器件55提供快速响应时间。在所示的实施例中，ESD器件55包括多个引导二极管通道，包括引导二极管通道16和引导二极管通道22。通道16包括引导二极管44，引导二极管44具有公共地连接到端子31和引导二极管45的阴极的阳极。通道22包括引导二极管50，引导二极管50具有公共地连接到端子32和引导二极管51的阴极的阳极。二极管44、45、50和51被形成为具有低电容的p-n结二极管。齐纳二极管48与通道16和22中的每一个并联。二极管48具有连接到二极管45和51的阳极的阳极，以及连接到二极管44和50的阴极的阴极。
[0066]在正常操作时，诸如，通过给端子31施加大约IV并且给端子32施加地参考电压，ESD器件55可以被偏置到标准操作电压，诸如在大约IV和二极管48的击穿电压之间的电压。当端子31和32之间的电压在标准操作电压之上改变时，ESD器件55的电容可以保持为低。在零偏压状态下，ESD器件55可以具有二极管44、45、50和51的非常低的电容值。因为端子31和32之间存在两个平行路径，每一个路径的电容值是每一个路径内的电容的和。第一路径包括串联的二极管44、48和51的电容。因为串联的电容器的电容小于最小的电容器的电容，第一路径的电容小于二极管44、48或者51中任意一个的电容。类似地，包括二极管50、48和45的第二路径的电容也非常小。这两个路径的总的相加值形成ESD器件55的小的零偏压电容。
[0067]如果在端子31上接收到正ESD事件，端子31相对于端子32被强制在大的正电压。该大的正电压将二极管44和51正向偏置，并且除了二极管45和50之外，将二极管48的偏置反转。当端子31和32之间的电压达到ESD器件55的正阈值电压时(二极管44和51的正向电压加上二极管48的击穿电压)，正电流(Ip)从端子31通过二极管44流到二极管48，并且通过二极管48和51流到端子32。二极管48的击穿电压将在端子31和32之间形成的最大电压箝位到大约二极管48的击穿电压(加上二极管44和51的正向电压)。如果在端子31上接收到负ESD事件，端子31相对于端子32被强制到负电压。该大的负电压将二极管50和45正向偏置，并且除了二极管44和51之外，将二极管48反向偏置。当端子31和32之间的电压达到ESD器件55的负阈值电压时(二极管50和45的正向电压加上二极管48的击穿电压)，负电流(In)从端子32通过二极管50流到二极管48，并且通过二极管48和45流到端子31。二极管48的急剧弯曲特性使得二极管48将端子31和32之间的最大电压迅速地箝位到二极管48的击穿电压(加上二极管45和50的正向电压)。
[0068]在图9所示的实施例中，ESD器件55包括附加通道，诸如与通道16并联的另一个通道46，以及与通道22并联的另一个通道47。通道46包括串联连接的p_n 二极管75和76, p-n 二极管75和76具有连接到二极管75和76的公共节点的端子77。同样通道47包括串联连接的P-n 二极管79和80，p-n 二极管79和80具有连接到二极管79和80的公共节点的端子81。
[0069]图10示出了 ESD器件55的截面部分，以及其到物理结构的映射。二极管44和50可以具有大体上相等的电容值。在某些情况下，可以靠近半导体层304的表面在中心和右掺杂区域504之间，以及在中心和左掺杂区域504之间形成平缓的反型层(invers1nlayer)。这种反型层可以影响二极管44和50的电容。导电区域1004和1006可以帮助减小二极管44和50的电容值的扰动，以便这些电容值更相等地匹配。导电区域1004和1006可以被视为遮挡结构，该遮挡结构减小ESD器件55的被包围部分和其它部分之间的电耦接。导电区域1004和1006通过半导体层304延伸到掺杂区域204。导电区域1004和1006可以包括沟槽内的导电材料，诸如重掺杂的半导体材料，或者可以通过使用一个或多个注入向该区域注入而形成。
[0070]导电区域1004的外围一般地形成封闭半导体层304的一部分的闭合多边形。掺杂区域504被定位在半导体层304的被导电区域1004封闭的部分内。导电区域1004可以与右掺杂区域504相距2微米到20微米，以便帮助防止增加右掺杂区域504的(因此，二极管50的)电容。导电区域1006的外围形成封闭半导体层304的另一部分的闭合多边形。左掺杂区域504被定位在半导体层304的被导电区域1006封闭的部分内。导电区域1006可以与左掺杂区域504相距2微米到20微米，以便避免增加左掺杂区域504的(因此，二极管44的)电容。导电区域1004和1006中的每一个可以被认为是分离的多连接域。
[0071]虽然图5中未示出p-n 二极管75、76、79和80，本领域技术人员可以理解二极管75和79应当被形成为与掺杂区域204重叠的掺杂区域，分别类似于二极管44和50，并且对应于对应的掺杂区域504。二极管75和79的掺杂区域一般地被以隔离柱404封闭。为了形成二极管75和79，掺杂区域204可以被制作得较大，诸如在垂直于图10所示的页面的方向上延伸。可替换地，类似于掺杂区域204的另一个区域可以被形成为从半导体层104和304之间的界面延伸，并且被电连接到图10所示的掺杂区域204。因此，掺杂区域204或者类似于掺杂区域204的附加区域将二极管75和79的阴极电连接到二极管48的阴极。二极管76和80被形成在半导体层304内，并且不与掺杂区域204重叠。用于二极管76和80的掺杂区域中的每一个可以在以类似于隔离柱404的隔离柱形成的闭合多边形内。因此，二极管76和80的阳极通过半导体层104、衬底102或者这两者连接到二极管48的阳极。
[0072]图11示意地示出了 ESD器件70的一部分的实施例，其包括两个ESD器件，每一个ESD器件可选择地具有多个通道。ESD器件82包括与p-η 二极管44、45 (以及可选择地，二极管75、76)并联连接的齐纳二极管71。ESD器件82具有输入/输出端子31和77，并且还包括提供到二极管71的阴极的连接的端子72。另一个ESD器件83包括与p-η 二极管50、51 (以及可选择地，二极管79和80)并联连接的齐纳二极管73。ESD器件83具有输入/输出端子32和81，并且还包括提供到二极管73的阴极的连接的端子74。ESD器件82和83具有到二极管71、73、45和51的阳极处的端子17的公共连接。端子72和74可以保持浮动、彼此连接、或者连接到不同的输入，以便满足不同应用的要求。
[0073]图12示出了在图11的描述中描述的ESD器件70的实施例的截面部分。器件70的截面类似于ESD器件55的截面。ESD器件70包括类似于掺杂区域204的掺杂区域205。掺杂区域204通过掺杂区域509和导电区域1008耦接到端子72，并且掺杂区域205通过另一个掺杂区域509和另一组导电区域1008耦接到端子74。掺杂区域509可以具有与掺杂区域504相同的导电类型，并且在一个具体实施例中，掺杂区域509可以与掺杂区域504大体同时形成。可以使用前面相对于导电区域1004和1006描述的任意材料和技术形成导电区域1008。
[0074]在阅读本说明书之后，本领域技术人员可以理解端子72和74不是必需的，并且因此可以从ESD器件70中省略导体85和86。
[0075]虽然为掺杂区域204和205给出的掺杂浓度适用于二极管48、71和73的5V击穿电压，本领域技术人员可以理解，对于其它击穿电压，该掺杂浓度可以改变。例如，对于200V的击穿电压，可以减小掺杂区域204和205的掺杂浓度，或者可以减小衬底102的掺杂浓度，或者可以减小掺杂区域204和205以及衬底102的掺杂浓度。
[0076]利用图13和14所示的掺杂物浓度分布，将更清楚地理解根据所述实施例的实施例的益处，图13和14示出了形成半导体层304之后以及完成的电子器件中的掺杂物浓度分布。完成的器件的掺杂物浓度分布不包括在半导体层304的主表面处形成的掺杂区域504和506。X轴具有与衬底102相距的距离(以任意单位)。
[0077]在图13中，掺杂物浓度分布1302对应于形成半导体层304之后，与衬底102的导电类型相同的掺杂物(例如，P型掺杂物)的掺杂物浓度。半导体层104被形成有具有IxlO17 atoms/cm3的恒定掺杂物浓度的下掺杂部分1042和无掺杂的上部1044。在半导体层104的形成过程中，来自衬底102的某些掺杂物扩散到半导体层104的下部1042中，并且在半导体层304的形成过程中，来自该半导体层的下部1042的某些掺杂物扩散到上部1044和半导体层304中。掺杂物浓度分布1304对应于与衬底102的导电类型相反的掺杂物的掺杂物浓度。在一个实施例中，掺杂物浓度分布1304针对η型掺杂物。掺杂物浓度分布1304对应于掺杂区域204。
[0078]掺杂物浓度分布1322对应于与完成的器件中的衬底具有相同导电类型的掺杂物(例如，P型掺杂物)的掺杂物浓度。来自衬底102和半导体层的下部1042两者的掺杂物继续扩散，并且因此，与掺杂物浓度分布1302相比，掺杂物浓度分布1322在半导体层104和304之间和内部具有更平缓的过渡。该掺杂物浓度分布具有以线1361所示的相对陡峭的部分、以1362所示的相对平坦的部分、以及以线1363所示的另一个相对陡峭的部分。在整个掺杂物浓度分布1322中，掺杂物浓度随着到衬底102的距离增加而减小，包括在相对平坦的部分内。掺杂物浓度分布1324对应于导电类型与衬底102相反的掺杂物的掺杂物浓度。在一个实施例中，掺杂物浓度分布1324针对η型掺杂物。在刚形成半导体层304之后，与掺杂区域204相比，掺杂区域204在完成的器件中显著地更宽。在对应于位置1340的深度处形成齐纳二极管的Pn结。
[0079]图14对应于未使用此处描述的概念的比较器件。在图14中，掺杂物浓度分布1402对应于在形成半导体层1454(而不是半导体层104)和304 (如前面描述的)之后，导电类型与衬底102相同的掺杂物(例如，P型掺杂物)的掺杂物浓度。半导体层1454和304中的每一个被无掺杂地形成。在半导体层1454和304的形成过程中，来自衬底102的某些掺杂物扩散到半导体层1454和304内。掺杂物浓度分布1404对应于导电类型与衬底102相反的掺杂物的掺杂物浓度。在一个实施例中，掺杂物浓度分布1404针对η型掺杂物。掺杂物浓度分布1404对应于类似于掺杂区域204的掺杂区域。
[0080]掺杂物浓度分布1422对应于完成的器件中的导电类型与衬底102相同的掺杂物(例如，型掺杂物)的掺杂物浓度。来自衬底102两者的掺杂物继续扩散，并且因此，掺杂物浓度分布1422具有单个陡峭的部分，并且因此，不具有如在图13的掺杂物浓度分布中所见的相对平坦的部分。掺杂物浓度分布1424对应于导电类型与衬底102相反的掺杂物的掺杂物浓度。在一个实施例中，掺杂物浓度分布1424针对η型掺杂物。与刚形成半导体层304之后相比，该掺杂区域(类似于掺杂区域204)在完成的器件中显著地更宽。在对应于位置1440的深度处形成齐纳二极管的ρη结。
[0081]掺杂物浓度分布1322的相对平坦的部分可以提供由于处理变化而产生的击穿电压的显著地更小的变化。衬底102的掺杂物浓度、半导体层104的厚度、以及在各种处理温度下的扩散系数(处理操作的温度的函数)乘以时间的乘积可以影响齐纳二极管的击穿电压。因为半导体层104内的ρη结出现在掺杂物浓度分布的相对平坦的部分，可以实现对击穿电压的更好的控制。
[0082]击穿电压的较小变化允许EDS器件具有击穿电压接近EDS器件所要保护的元件(例如，晶体管)的触发电压的齐纳二极管。例如，如果最小触发电压是20V，那么由于在一个生产过程中所制造的齐纳二极管可能具有低至18V的击穿电压，所以无法使用比较器件。此外，另一个比较器件可能在不同的生产过程中形成，并且具有高达29V的击穿电压。对于比较器件，可以针对较高的平均击穿电压设计齐纳二极管，因此低端的击穿电压至少为20V ;然而，在不同生产过程中制成的齐纳二极管在击穿电压上将具有较大的变化，并且高端的击穿电压可能为35V，并且可能更高。在某些应用中，这么高的击穿电压可能不能充分地保护电子器件内的敏感组件。
[0083]不同于比较器件，对于具有使用此处描述的概念形成的齐纳二极管的电子器件，不同生产过程之间的击穿电压的变化要小得多。因此，可以使用对应于浓度掺杂分布1542的齐纳二极管，并且当在不同生产过程中生产时，具有在20V到25V范围内的一致的击穿电压，即使形成器件的个别处理步骤在生产规范的边缘处操作。因此，该电子器件可以被设计为具有较低的平均触发电压，同时仍然充分地保护敏感组件，即使在没有很好地控制该电子器件的形成过程时。
[0084]此处描述的具体实施例的另一个益处是半导体层104的上部1044中的无掺杂或者较低的掺杂物浓度减小了来自半导体层104或者衬底102的太多掺杂物扩散到半导体层304内的可能性。在一个具体实施例中，如果半导体层304内部的P型掺杂物浓度在靠近掺杂区域204处过高，将形成另一个齐纳二极管，而不是P-N 二极管。参考图7，P-N 二极管14将被齐纳二极管取代，并且ESD器件的操作将不再如所设计地那样操作。
[0085]可能有许多不同的方面和实施例。下面描述这些方面和实施例中的某一些。在阅读本说明书之后，本领域技术人员可以理解这些方面和实施例仅仅是说明性的，并且不限制本实用新型的范围。实施例可以根据下面列出的这些条目中的任意一个或多个。
[0086]条目1.一种电子器件，其特征在于，所述电子器件包括:
[0087]具有第一导电类型的第一掺杂物的衬底；
[0088]所述衬底之上的第一半导体层，并且所述第一半导体层包括所述第一导电类型的第二掺杂物；
[0089]所述第一半导体层之上的第二半导体层；和
[0090]所述第一半导体层和第二半导体层界面处的并且延伸到所述第一半导体层和第二半导体层内的第一掺杂区域，其中所述第一掺杂区域具有与所述第一导电类型相反的第二导电类型的第三掺杂物，
[0091]其中:
[0092]所述第一掺杂物的第一掺杂物浓度分布在与所述衬底相邻处具有第一相对陡峭的部分，在所述第一半导体层和第二半导体层之间的界面相邻处具有第二相对陡峭的部分，在所述第一相对陡峭的部分和第二相对陡峭的部分之间具有相对平坦的部分；和
[0093]在第一掺杂区域的第二掺杂剂浓度分布与第一掺杂剂浓度分布的相对平坦的部分相交的ρη结处形成有第一二极管。
[0094]条目2.如条目I所述的电子器件，其特征在于，在所述第一半导体层内，所述第一掺杂区域的第二掺杂物浓度分布与第一掺杂物浓度分布的相对平坦的部分相交。
[0095]条目3.如条目I所述的电子器件，其中所述第一掺杂物的浓度在第一掺杂物浓度分布的整个所述相对平坦部分上根据距离而减小。
[0096]条目4.如条目I所述的电子器件，其中所述第一掺杂物和第二掺杂物中的每一个是硼。
[0097]条目5.如条目4所述的电子器件，其中所述第三掺杂物是砷或者锑。
[0098]条目6.如条目I所述的电子器件，其特征在于，所述电子器件还包括:
[0099]具有第一导电类型的第二掺杂区域，其中:
[0100]所述第二掺杂区域在与所述第一半导体区域相反的表面处的所述第二半导体层内，并且与所述第一掺杂区域重叠；并且
[0101]在所述第二掺杂区域和所述第一掺杂区域之间的ρη结处形成有第二二极管。
[0102]条目7.如条目6所述的电子器件，其特征在于，所述电子器件还包括:
[0103]具有所述第二导电类型的第三掺杂区域，其中:
[0104]所述第三掺杂区域在与所述第一半导体区域相反的所述表面处的所述第二半导体层内，并且所述第三掺杂区域的至少一部分不与所述第一掺杂区域重叠；并且
[0105]在所述第三掺杂区域和所述衬底之间的ρη结处形成有第三二极管。
[0106]条目8.如条目7所述的电子器件，其特征在于，所述电子器件还包括延伸通过所述第二半导体层到比所述第一二极管的ρη结低的高度的隔离柱，其中所述隔离柱被置于所述第二掺杂区域和第三掺杂区域之间。
[0107]条目9.如条目I所述的电子器件，其特征在于，所述第一掺杂区域电浮动。
[0108]条目10.如条目I的电子器件，其特征在于，所述电子器件还包括从所述第二半导体层的表面延伸到所述第一掺杂区域的导电区域，其中所述导电区域具有第二导电类型。
[0109]条目11.如条目10的电子器件，其特征在于，所述电子器件包括静电放电器件，该静电放电器件包括第一二极管、第二二极管和第三二极管。
[0110]条目12.如条目11的电子器件，其中:
[0111]所述第一二极管、第二二极管和第三二极管中的每一个具有阳极和阴极；
[0112]所述第一二极管的阳极和所述第三二极管的阳极彼此耦接；
[0113]所述第一二极管的阴极和所述第二二极管的阴极彼此耦接；并且
[0114]所述第二二极管的阳极和所述第三二极管的阴极彼此耦接。
[0115]条目13.—种形成电子器件的方法，包括:
[0116]在衬底之上提供第一半导体层，其中:
[0117]所述衬底包括处于第一掺杂物浓度的第一导电类型的第一掺杂物；
[0118]所述第一半导体层包括接近所述衬底的第一部分和远离所述衬底的第二部分；
[0119]所述第一部分包括处于比所述第一掺杂物浓度低的第二掺杂物浓度的第一导电类型的第二掺杂物；和
[0120]所述第二部分没有掺杂物或者包括处于比所述第二掺杂物浓度低的第三掺杂物浓度的第一导电类型的第三掺杂物；
[0121]在所述第一半导体层内部形成第一掺杂区域，其中所述第一掺杂区域具有与第一导电类型相反的第二导电类型；和
[0122]在所述第一掺杂区域之上形成第二半导体层，
[0123]其中在完成的电子器件中，在所述第一掺杂区域和所述衬底之间的ρη结处形成第一二极管。
[0124]条目14.如条目13所述的方法，其中在所述衬底之上提供第一半导体层包括:
[0125]形成第一半导体层的第一部分，以便所述第一部分被形成有处于第二掺杂物浓度的第二掺杂物；和
[0126]形成所述第一半导体层的第二部分，使得所述第二部分被形成为没有掺杂物，或具有处于第三掺杂物浓度的第三掺杂物。
[0127]条目15.如条目14所述的方法，其中在所述第一半导体层的第一部分的形成过程中，所述第二掺杂物以相对恒定的速率流入正在形成所述第一部分的反应室。
[0128]条目16.如条目15所述的方法，其中在所述第一半导体层的第二部分的形成过程中，没有掺杂物流入正在形成所述第二部分的反应室。
[0129]条目17.如条目14所述的方法，其中:
[0130]形成所述第一半导体层包括外延地生长所述第一半导体层；和[0131 ] 形成所述第二半导体层包括外延地生长所述第二半导体层。
[0132]条目18.如条目13所述的方法，其中所述第一部分为所述第一半导体层的总厚度的 50%到 90%。
[0133]条目19.如条目13所述的方法，还包括完成所述电子器件的构成，其中在通过完成构成形成所述第一半导体层之后，来自所述衬底的第一掺杂物、来自所述半导体层的所述第一部分的第二掺杂物、或者这两者扩散到所述第二半导体层内，并且对应于所述第二半导体层内的第一和第二掺杂物的总掺杂物浓度比所述第二半导体层内的所有点上的所述第一掺杂区域的浓度都低。
[0134]条目20.如条目13所述的方法，还包括在与所述第一半导体区域相反的表面处的第二半导体层内并且在所述第一掺杂区域之上形成具有第一导电类型的第二掺杂区域，其中在所述第二掺杂区域和所述第一掺杂区域之间的ρη结处形成第二二极管。
[0135]条目21.如条目13所述的方法，还包括在与所述第一半导体区域相反的的表面处的第二半导体层内形成具有第二导电类型的第三掺杂区域，并且所述第三掺杂区域的至少一部分不与所述第一掺杂区域重叠，其中在所述第三掺杂区域和所述衬底之间的Pn结处形成第三二极管。
[0136]条目22.如条目13所述的方法，还包括:
[0137]在所述第二半导体层内形成第二二极管；
[0138]在所述第二半导体层内形成第三二极管，并且与所述第二二极管间隔开。
[0139]条目23.如条目22所述的方法，其中:
[0140]所述第一、第二和第三二极管中的每一个具有阳极和阴极；和
[0141]在完成的器件中:
[0142]所述第一二极管的阳极和第三二极管的阳极彼此耦接；
[0143]所述第一二极管的阴极和所述第二二极管的阴极彼此耦接；和
[0144]所述第二二极管的阳极和所述第三二极管的阴极彼此耦接。
[0145]条目24.如条目23所述的方法，其中所述电子器件包括静电放电器件，该静电放电器件包括所述第一、第二和第三二极管。
[0146]注意并不需要上面在一般描述或者例子中所述的所有活动，可以不需要具体活动的一部分，并且除了描述的那些活动之外，可以执行一个或多个其它活动。另外，列出活动的顺序不必然是执行这些活动的顺序。
[0147]上面已经根据具体的实施例描述了益处、其它优点和问题的解决方案。然而，所述益处、优点、问题的解决方案以及可以引起任意益处、优点或者解决方案发生或者变得更加显著的任何特征不被理解为任意或者所有权利要求的关键性的、必需的或者基本的特征。
[0148]此处描述的实施例的说明和图示旨在提供对各种实施例的结构的一般理解。该说明书和图示不旨在作为对使用此处描述的结构或者方法的装置和系统的所有元件和特征的穷尽的和全面的描述。不同的实施例也可以组合成单个实施例来提供，并且相反，为了简便起见，在单个实施例的上下文中描述的各种特征也可以被单独地提供，或者以任意子组合提供。另外，对在范围中说明的值的引用包括该范围内的每个值。在阅读本说明书之后，许多其它实施例对于本领域的技术人员来说是显而易见的。其它实施例可以被用于本公开，并且可从本公开中导出，使得可以做出结构替换、逻辑替换、或另一种改变，而不脱离本公开的范围。因此，本公开被认为是说明性而不是限制性的。
【权利要求】
1.一种电子器件，其特征在于，所述电子器件包括: 具有第一导电类型的第一掺杂物的衬底； 所述衬底之上的第一半导体层，并且所述第一半导体层包括所述第一导电类型的第二掺杂物； 所述第一半导体层之上的第二半导体层；和 所述第一半导体层和第二半导体层界面处的并且延伸到所述第一半导体层和第二半导体层内的第一掺杂区域，其中所述第一掺杂区域具有与所述第一导电类型相反的第二导电类型的第三掺杂物， 其中: 所述第一掺杂物的第一掺杂物浓度分布在临近所述衬底处具有第一相对陡峭的部分，在与所述第一半导体层和第二半导体层之间的界面相邻处具有第二相对陡峭的部分，以及在所述第一相对陡峭的部分和第二相对陡峭的部分之间具有相对平坦的部分；和 在所述第一掺杂区域的第二掺杂剂浓度分布与所述第一掺杂剂浓度分布的所述相对平坦的部分相交的pn结处形成有第一二极管。
2.如权利要求1所述的电子器件，其特征在于，在所述第一半导体层内，所述第一掺杂区域的所述第二掺杂物浓度分布与所述第一掺杂物浓度分布的所述相对平坦的部分相交。
3.如权利要求1所述的电子器件，其特征在于，所述第一掺杂物的浓度在所述第一掺杂物浓度分布的整个所述相对平坦部分上根据距离而减小。
4.如权利要求1所述的电子器件，其特征在于，所述第一掺杂物和第二掺杂物中的每一个是硼。
5.如权利要求4所述的电子器件，其特征在于，所述第三掺杂物是砷或者锑。
6.如任意一个前面的权利要求的所述电子器件，其特征在于，所述电子器件还包括: 具有所述第一导电类型的第二掺杂区域，其中: 所述第二掺杂区域在与所述第一半导体区域相反的表面处的所述第二半导体层内，并且与所述第一掺杂区域重叠；并且 在所述第二掺杂区域和所述第一掺杂区域之间的Pn结处形成有第二二极管。
7.如权利要求6所述的电子器件，其特征在于，所述电子器件还包括: 具有所述第二导电类型的第三掺杂区域，其中: 所述第三掺杂区域在与所述第一半导体区域相反的所述表面处的所述第二半导体层内，并且所述第三掺杂区域的至少一部分不与所述第一掺杂区域重叠；并且在所述第三掺杂区域和所述衬底之间的Pn结处形成有第三二极管。
8.如权利要求7所述的电子器件，其特征在于，所述电子器件还包括延伸通过所述第二半导体层到比所述第一二极管的pn结低的高度的隔离柱，其中所述隔离柱被置于所述第二掺杂区域和第三掺杂区域之间。
9.如权利要求7所述的电子器件，其特征在于，所述电子器件包括静电放电器件，所述静电放电器件包括所述第一二极管、所述第二二极管和所述第三二极管。
10.如权利要求9所述的电子器件，其特征在于: 所述第一二极管、第二二极管和第三二极管中的每一个具有阳极和阴极； 所述第一二极管的阳极和所述第三二极管的阳极彼此耦接；所述第一二极管的阴极和所述第二二极管的阴极彼此耦接；并且所述第二二极管的阳极和所述第三二极管的阴极彼此耦接。
【文档编号】H01L23/60GK204118072SQ201420552122
【公开日】2015年1月21日 申请日期:2014年9月24日 优先权日:2013年9月24日
【发明者】T·J·戴维斯 申请人:半导体元件工业有限责任公司