半导体装置的制作方法

本发明涉及一种半导体装置，并涉及有效地应用于例如半导体芯片等多个半导体部件经由中介部彼此电连接的半导体装置的技术。

背景技术：

在日本特表2010-538358号公报(专利文献1)、日本特开2013-138177号公报(专利文献2)、日本特开2014-11169号公报(专利文献3)、美国专利第8653676号说明书(专利文献4)以及日本特开2014-11284号公报(专利文献5)中记载有多个半导体芯片经由中介部彼此电连接的半导体装置。

现有技术文献

专利文献

专利文献1：日本特表2010-538358号公报

专利文献2：日本特开2013-138177号公报

专利文献3：日本特开2014-11169号公报

专利文献4：美国专利第8653676号说明书

专利文献5：日本特开2014-11284号公报

技术实现要素：

发明要解决的课题

存在一种经由中介部将多个半导体部件彼此电连接的技术。并且，在将中介部搭载在作为半导体封装体的基材的配线基板上的情况下，能够通过配线基板确保封装强度，因此能够提高形成于中介部的多个配线的配置密度。并且，如果在中介部设置多个配线层，则能够进一步增加连接多个半导体部件之间的配线数。但是，可知的是，在中介部设置有多个配线层的情况下，从信号传输的可靠性的观点来看存在课题。

例如，根据构成中介部的基材的构件相对于高频信号的绝缘性的程度，存在如下情况：流过信号传输路径的电流的一部分被中介部的基材消耗而成为信号衰减的原因。

另外，例如，在经由中介部在多个半导体部件之间传输信号的情况下，优选缩短形成于中介部的信号传输路径。

另外，例如，在中介部设置多个配线层的情况下，各配线层的厚度变薄，因此需要使信号传输路径的阻抗值持续地达到预定的值的技术。

其他课题和新的特征根据本说明书的记载以及附图而变得明确。

用于解决课题的技术方案

一实施方式的半导体装置，包括搭载在搭载于配线基板的中介部上且经由中介部而彼此电连接的第一及第二半导体部件。并且，上述中介部具有基材和配置在上述基材的主面上的多个配线层。上述多个配线层具有第一配线层、第二配线层以及第三配线层，上述第二配线层比上述第一配线层远离上述基材的主面，上述第三配线层比上述第二配线层远离上述主面。并且，在俯视视角下，在上述中介部的夹在上述第一半导体部件和上述第二半导体部件之间的第一区域中，作为构成基准电位的传输路径的一部分的基准电位用配线的比例，上述第三配线层中的上述基准电位用配线的比例比上述第一配线层中的上述基准电位用配线的比例大。并且，在上述第一区域中，作为构成信号的传输路径的一部分的信号用配线的比例，上述第一配线层中的上述信号用配线的比例比上述第三配线层中的上述信号用配线的比例大。

发明效果

根据上述一实施方式，能够提高半导体装置的可靠性。

附图说明

图1是作为一实施方式的半导体装置的俯视图。

图2是图1所示的半导体装置的仰视图。

图3是沿着图1的A-A线的剖视图。

图4是示出将图1～图3所示的半导体装置搭载于安装基板时的电路结构例的说明图。

图5是图3的A部的放大剖视图。

图6是图3的B部的放大剖视图。

图7是示出信号传输路径的工作频率与信号损失的关系的说明图。

图8是示意性地示出电流在硅基板中流动的状态的主要部分剖视图。

图9是放大地示出图1所示的逻辑芯片和存储芯片之间的区域周围的放大俯视图。

图10是示出在图5以及图6所示的中介部的各配线层中按照传输对象的种类的配置比例的例子的主要部分剖视图。

图11是示出在作为与图10不同的研究例的中介部的各配线层中按照传输对象的种类的配置比例的例子的主要部分剖视图。

图12是图1所示的B部的放大俯视图。

图13是作为相对于图6的变形例的半导体装置的放大剖视图。

图14是相对于图12的变形例，并且是图13所示的半导体装置的放大俯视图。

图15是沿着图14的A-A线的放大剖视图。

图16是相对于图10的变形例，并且是示出在图5以及图6所示的中介部的各配线层中按照传输对象的种类的配置比例的例子的主要部分剖视图。

图17是示出图6所示的中介部的形成有多个表面电极的层的靠下一层的配线层的构造例的放大俯视图。

图18是相对于图10的变形例，并且是示出中介部的各配线层之间的距离以及按照传输对象的种类的配置比例的例子的主要部分剖视图。

图19是示出相对于图10的其他变形例的主要部分剖视图。

图20是示出使用图1～图19说明的半导体装置的制造工序的概要的说明图。

图21是作为相对于图6的变形例的半导体装置的放大剖视图。

图22是相对于图10的变形例，并且是示出在图21所示的中介部的各配线层中按照传输对象的种类的配置比例的例子的主要部分剖视图。

图23是相对于图22的变形例，并且是示出在中介部的各配线层中按照传输对象的种类的配置比例的例子的主要部分剖视图。

具体实施方式

(本申请中的记载形式、基本用语、用法的说明)

在本申请中，为便于说明，实施方式的记载内容根据需要分成多个部分等而记载，除去特别明示不是那样的情况，它们不是彼此独立的，而不限于记载的前后顺序，是单一例的各部分、一方是另一方的一部分的详细内容或者一部分或者全部的变形例等。并且，在原则上，同样的部分省略重复说明。并且，实施方式中的各构成要素除去特别明示不是那样的情况、在理论上限定为该数的情况以及根据上下文明确为不是那样的情况之外，并不是必须的。

同样地，在实施方式等的记载中，关于材料、组成等，即使叙述为“由A构成的X”等，除去特别明示不是那样的情况以及根据上下文明确为不是那样的情况之外，也不能排除包含A以外的要素的情况。例如涉及成分来说，是指“包含A来作为主要成分的X”等的意思。例如，即使叙述为“硅部件”等，也不是限定为纯粹的硅，当然也包括含有SiGe(硅、锗)合金或其他以硅为主要成分的多元合金、其他添加物等的部件。并且，即使叙述为镀金、Cu层、镀镍等，除去特别明示不是那样的情况，不仅包含纯粹的物质，还包含分别以金、Cu、镍等为主要成分的部件。

进而，在提及特定的数值、数量时，除去特别明示不是那样的情况、在理论上限定为该数的情况以及根据上下文明确为不是那样的情况之外，也可以是大于该特定的数值的数值，也可以是小于该特定的数值的数值。

并且，在实施方式的各图中，同一部分或者同样的部分由同一记号或者类似的标号或者参考编号示出，在原则上不重复说明。

并且，在附图中，在复杂的情况或者明确与空隙的区别的情况下，存在即使是剖面反而省略阴影线等的情况。与此相关联地，在根据说明等而明确的情况下等，存在即使俯视是闭合的孔，也省略背景的轮廓线的情况。进而，即使不是剖面，为了明示不是空隙的情况，或者，为了明示区域的边界，有时会标注阴影线或点状图案。

(实施方式1)

在本实施方式中，作为多个半导体部件经由中介部彼此电连接的半导体装置的例子，列举说明多个半导体芯片搭载于在硅基板形成有多个配线层的所谓的硅中介部的实施方式。详细地说，在本实施方式中例示性地列举说明的半导体装置具有存储芯片和逻辑芯片，所述存储芯片形成有存储电路，所述逻辑芯片形成有控制存储芯片的控制电路、运算处理电路。并且，存储芯片和逻辑芯片经由硅中介部电连接，并在一个封装体内形成有系统。这样在一个封装体内形成有系统的半导体装置被称为SiP(System in Package，系统级封装)。并且，在一个封装体内搭载有多个半导体芯片的半导体装置被称为MCM(Multi Chip Module，多芯片模块)。

＜半导体装置的概要＞

首先，使用图1～图4对本实施方式的半导体装置的构造的概要进行说明。图1是本实施方式的半导体装置的俯视图、图2是图1所示的半导体装置的仰视图。并且，图3是沿着图1的A-A线的剖视图。并且，图4是示出将图1～图3所示的半导体装置搭载于安装基板时的电路结构例的说明图。

另外，在图2以及图3中，为了便于观察，示出了端子数较少的情况的实施方式。但是，除了图2以及图3所示的形态之外，端子的数量还有各种变形例。例如，图2所示的焊球11的数量也可以比图2所示的数量多。并且，在图3中，为了便于观察，例示性地示出形成于各配线层的多根配线13中的一根。并且，在图4所示的例子中，例示性地示出半导体装置PKG1所具有的多条传输路径中的代表性的传输路径。

如图1以及图3所示，本实施方式的半导体装置PKG1具有配线基板(封装基板)10、搭载在配线基板10上的中介部(中继基板)20A以及搭载在中介部20A上的多个半导体芯片30。多个半导体芯片30并列地搭载在中介部20A上。

并且，如图2所示，在作为半导体装置PKG1的安装面的配线基板10的下表面10b呈矩阵状(阵列状、矩阵(matrix)状)地配置有作为外部端子的多个焊球(外部端子、电极、外部电极)11。多个焊球11分别与焊接区(外部端子、电极、外部电极)12(参照图3)连接。

将如半导体装置PKG1这样地在安装面侧呈矩阵状地配置有多个外部端子(焊球11、焊接区12)的半导体装置称为面阵型的半导体装置。面阵型的半导体装置PKG1能够将配线基板10的安装面(下表面10b)侧有效利用为外部端子的配置空间，因此在即使外部端子数增大也能够抑制半导体装置PKG1的安装面积的增大这一点上是优选的。即，能够以节省空间的方式安装随着高功能化、高集成化而外部端子数增大的半导体装置PKG1。

并且，如图3所示，配线基板10具有：隔着中介部20A而搭载有多个半导体芯片30的上表面(表面、芯片搭载面)10t；与上表面10t相反一侧的下表面(表面、安装面)10b；以及配置在上表面10t和下表面10b之间的侧面10s。并且，配线基板10如图1所示地形成为俯视四边形的外形形状。

并且，如图3所示，中介部20A具有搭载有多个半导体芯片(半导体部件)30的上表面(表面、芯片搭载面)20t、与上表面10t相反一侧的下表面(表面、安装面)20b以及配置在上表面20t和下表面20b之间的侧面20s。并且，中介部20A如图1所示地形成为俯视四边形的外形形状。

并且，如图3所示，多个半导体芯片30中的每一个具有表面(主面、上表面)30t、与表面30t相反一侧的背面(主面、下表面)30b、以及位于表面30t和背面30b之间的侧面30s。并且，多个半导体芯片30中的每一个如图1所示地形成为俯视四边形的外形形状。

在图1以及图3所示的例子中，多个半导体芯片30中的一个是具备存储电路的存储芯片30A，另一个是具备对存储电路进行控制的控制电路的逻辑芯片30B。并且，在图1以及图3所示的例子中，存储芯片30A以及逻辑芯片30B分别与中介部20A直接地连接。换句话说，在存储芯片30A和中介部20A之间以及在逻辑芯片30B和中介部20A之间未插入基板或其他芯片部件。

并且，如图4所示，本实施方式的半导体装置PKG1具备通过在逻辑芯片30B和存储芯片30A之间传输信号而工作的系统。存储芯片30A具备储存在与逻辑芯片30B之间通信的数据的主储存电路(储存电路)。并且，在逻辑芯片30B中具备对存储芯片30A的主储存电路的动作进行控制的控制电路。并且，逻辑芯片30B具备对所输入的数据信号进行运算处理的运算处理电路。在图4中，作为一例，示出将运算处理电路、控制电路等主要的电路作为核心电路(主电路)CORE1。其中，核心电路CORE1所包含的电路也可以包含上述以外的电路。例如，也可以在逻辑芯片30B中形成有例如暂时地储存数据的高速缓冲存储器等储存容量比存储芯片30A的主储存电路小的辅助储存电路(储存电路)。

并且，在逻辑芯片30B中形成有在与外部设备40之间进行信号的输入输出的外部接口电路(输入输出电路、外部输入输出电路)IF1。外部接口电路IF1与在逻辑芯片30B和外部设备40之间传输信号的信号线SIG连接。并且，外部接口电路IF1也与核心电路CORE1连接，核心电路CORE1经由外部接口电路IF1而能够在与外部设备40之间传输信号。

并且，在逻辑芯片30B中形成有在与内部设备(例如存储芯片30A)之间进行信号的输入输出的内部接口电路(输入输出电路、内部输入输出电路)IF2。内部接口电路IF2与传输数据信号的数据线(信号线)DQ以及传输地址信号、指令信号等控制用的数据信号的控制信号线(信号线)CMD连接。数据线DQ以及控制信号线CMD分别与存储芯片30A的内部接口电路IF2连接。

并且，在逻辑芯片30B中具备供给用于驱动核心电路CORE1和输入输出电路的电位的电源电路DRV1。在图4所示的例子中，电源电路DRV1与供给电源电位的电源线VD1和供给基准电位的基准电位线VS1连接。

另外，在图4中，示出了一对电源线VD1和基准电位线VS1与逻辑芯片30B连接的例子，但供给至逻辑芯片30B的电位不限定于上述两种。例如，电源电路DRV1也可以包含供给对逻辑芯片30B的外部接口电路IF1进行驱动的电压的外部接口用电源电路和供给对逻辑芯片30B的核心电路CORE1进行驱动的电压的核心用电源电路。并且，电源电路DRV1也可以包含供给对逻辑芯片30B的内部接口电路IF2进行驱动的电压的内部接口用电源电路。在该情况下，逻辑芯片30B与供给彼此不同的多个电源电位的多个电源线VD1连接。

并且，供给至图4所示的基准电位线VS1的电位例如是接地电位。但是，由于驱动电压由彼此不同的第一电位和第二电位之差规定，因此供给至基准电位线VS1的电位也可以是接地电位以外的电位。

如逻辑芯片30B这样将某装置或系统的工作所需的电路集成在一个半导体芯片30中而形成的构件称为SoC(System on a Chip，片上系统)。另外，如果在逻辑芯片30B中形成图4所示的主储存电路，则能够以一个逻辑芯片30B构成系统。但是，根据使其工作的装置或系统，需要的主储存电路的容量不同。因此，通过将主储存电路形成于除了逻辑芯片30B以外的半导体芯片30(即存储芯片30A)，能够提高逻辑芯片30B的通用性。并且，根据所要求的主储存电路的储存容量，通过连接多个存储芯片30A，系统所具备的储存电路的容量在设计上的自由度得到提高。

并且，在图4所示的例子中，存储芯片30A具备主储存电路。在图4中，将主储存电路作为存储芯片30A的核心电路(主电路)CORE2而示出。其中，核心电路CORE2所包含的电路也可以包含主储存电路以外的电路。

并且，在存储芯片30A中形成有在与内部设备(例如逻辑芯片30B)之间进行信号的输入输出的内部接口电路(内部输入输出电路)IF2。

并且，在存储芯片30A中具备供给用于驱动核心电路CORE2的电位的电源电路(驱动电路)DRV2。在图4所示的例子中，电源电路DRV2与供给电源电位的电源线VD2和供给基准电位的基准电位线VS1连接。在图4所示的例子中，供给至电源线VD1的电源电位以及供给至电源线VD2的电源电位分别从设置于半导体装置PKG1的外部的电源50供给。

另外，在图4中，示出一对电源线VD2和基准电位线VS1与存储芯片30A连接的例子。并且，在图4所示的例子中，逻辑芯片30B和存储芯片30A分别经由供给对内部接口电路IF2进行驱动的电源电位的电源线VD3以及基准电位线VS2而电连接。其中，对存储芯片30A供给电位的方式除了上述以外还存在各种变形例。例如也可以是，驱动逻辑芯片30B的内部接口电路IF2的电源电位和驱动存储芯片30A的内部接口电路IF2的电源电位分别独立地被供给。在该情况下，图4所示的电源50和存储芯片30A经由电源线VD3电连接。

并且，在图4所示的例子中，在将逻辑芯片30B和存储芯片30A电连接的多个传输路径中，除了数据线DQ以及控制信号线CMD之外，还包括基准电位线VS2。该基准电位线VS2是例如传输由数据线DQ传输的数据信号的参考信号(reference signal)的路径。对参考用的基准电位线VS2供给例如接地电位来作为基准电位。在将接地电位分别供给至基准电位线VS2以及基准电位线VS1的情况下，将基准电位线VS2和基准电位线VS1连接时电位更稳定。因此，如在图4中标注虚线而示出地，优选基准电位线VS2和基准电位线VS1在中介部20A中连接。其中，如果能够降低传输路径中的电位的偏差，则也可以对参考用的基准电位线VS2供给接地电位以外的电位。例如也可以将输入输出用电源电路的电源电位用作参考用的基准电位。

并且，在图4所示的例子中，将电源电位供给至存储芯片30A的电源线VD2以及将基准电位供给至存储芯片30A的基准电位线VS1各自以不经由逻辑芯片30B的方式与存储芯片30A连接。其中，作为相对于图4的变形例，也可以是，电源线VD1以及基准电位线VS2经由逻辑芯片30B与存储芯片30A连接。

＜各部件的结构＞

接着，按照顺序对构成图1～图4所示的半导体装置PKG1的主要的部件进行说明。图5是图3的A部的放大剖视图。并且，图6是图3的B部的放大剖视图。

图1～图5所示的配线基板10是具备在半导体装置PKG1和安装基板60(参照图4)之间供给电信号和电位的传输路径的基板。配线基板10具有将上表面10t侧和下表面10b侧电连接的多个配线层(在图3所示的例子中是8层)。设置于各配线层的多个配线13被将多个配线13之间以及相邻的配线层之间绝缘的绝缘层14覆盖。

图3所示的配线基板10具有层叠的多个绝缘层14，正中间的绝缘层14是例如使环氧树脂等树脂材料含浸于玻璃纤维等纤维材料而成的芯层(芯材)。并且，分别形成于芯层的上表面以及下表面的绝缘层14通过例如层积工艺形成。其中，作为相对于图3的变形例，也可以使用不具有成为芯层的绝缘层14的所谓的无芯基板。

并且，配线基板10具有设置在各配线层之间并沿厚度方向连接被层叠的配线层的层间导电路径即通孔配线15。并且，在配线基板10的上表面10t形成有多个接合焊盘(端子、芯片搭载面侧端子、电极)16。另外，设置于配线基板10所具有的多个配线层中的最上层的配线层(最靠上表面10t侧的配线层)的配线13与接合焊盘16一体地形成。换句话说，接合焊盘16能够认为是配线13的一部分。并且，在将接合焊盘16和配线13区分地考虑的情况下，能够将在配线基板10的上表面10t从绝缘膜17露出的部分定义为接合焊盘16，并将被绝缘膜17覆盖的部分定义为配线13。

另一方面，在配线基板10的下表面10b形成有多个焊接区(端子、钎焊连接用焊盘)12。多个焊接区12各自与焊球11连接，图4所示的安装基板60和半导体装置PKG1经由图3所示的焊球11电连接。即，多个焊球11作为半导体装置PKG1的外部连接端子而发挥功能。

这些多个焊球11以及多个焊接区12经由配线基板10的多个配线13与上表面10t侧的多个接合焊盘16电连接。另外，设置于配线基板10所具有的多个配线层中的最下层的配线层(最靠下表面10b侧的配线层)的配线13与焊接区12一体地形成。换句话说，焊接区12能够认为是配线13的一部分。并且，在将焊接区12和配线13区分地考虑的情况下，能够将在配线基板10的下表面10b从绝缘膜17露出的部分定义为焊接区12，并将在配线基板10的下表面10b被绝缘膜17覆盖的部分定义为配线13。

并且，作为相对于图3的变形例，也存在使焊接区12自身作为外部连接端子而发挥功能的情况。在该情况下，焊接区12不与焊球11连接，多个焊接区12各自在配线基板10的下表面10b从绝缘膜17露出。并且，作为相对于图3的另一变形例，也存在如下情况：连接较薄的焊锡膜来代替球形状的焊球11，使该焊锡膜作为外部连接端子而发挥功能。

并且，配线基板10的上表面10t以及下表面10b被绝缘膜(阻焊膜)17覆盖。形成于配线基板10的上表面10t的配线13被绝缘膜17覆盖。在绝缘膜17形成有开口部，在该开口部中，多个接合焊盘16中的至少一部分(接合区域)从绝缘膜17露出。并且，形成于配线基板10的下表面10b的配线13被绝缘膜17覆盖。在绝缘膜17形成有开口部，在该开口部中，多个焊接区12中的至少一部分(与焊球11的接合部)从绝缘膜17露出。

并且，如图5所示，半导体装置PKG1具备搭载在配线基板10上的中介部20A。中介部20A是夹设在配线基板10和多个半导体芯片30之间的中继基板。在本实施方式中，中介部20A包括具有主面21t的硅基板(基材)21以及配置在主面21t上的多个配线层M1、M2、M3。如图5所示，如果将形成有多个表面电极25的层看作是配线层M4，则在图5所示的例子中层叠有四层配线层。在多个配线层M1、M2、M3各自中形成有多个配线(导体图案)22。多个配线22被将多个配线22之间以及相邻的配线层之间绝缘的绝缘层23覆盖。绝缘层23是由例如氧化硅(SiO)等半导体材料的氧化物构成的无机绝缘层。

并且，在中介部20A的配线层M3上形成有多个表面电极(电极焊盘、端子)25。多个表面电极25各自的一部分在中介部20A的上表面20t从作为保护绝缘膜的钝化膜26露出。并且，表面电极25经由连接于表面电极25的露出部分的凸点电极35而与半导体芯片30的电极(表面电极、焊盘)33电连接。

并且，在中介部20A的下表面20b形成有多个背面电极(电极、焊盘、端子)27。多个背面电极27在中介部20A的位于硅基板21的与主面21t相反一侧的下表面20b处露出。并且，背面电极27经由连接于背面电极27的凸点电极28而与配线基板10的接合焊盘16电连接。

并且，中介部20A具备沿厚度方向(从主面21t以及下表面20b中的一面朝向另一面的方向)贯通硅基板21的多个贯通电极24。多个贯通电极24是通过将例如铜(Cu)等导体埋入贯通孔而形成的导电路径，所述贯通孔以沿厚度方向贯通硅基板21的方式形成。多个贯通电极24各自的一方的端部与背面电极27连接，另一方的端部与配线层M1的配线22连接。即，中介部20A的多个表面电极25和多个背面电极27经由多个配线22以及多个贯通电极24而分别电连接。

上述的配线基板10是半导体装置PKG1的支撑基材。为了发挥作为支撑基板的功能，优选提高刚性、强度。因此，形成于配线基板10的多个配线13难以进行精细加工。

另一方面，由于中介部20A是搭载在配线基板10上的中继基板，因此基板的刚性、强度也可以比配线基板10低。因此，与配线基板10的配线13相比较，形成于中介部20A的多个配线22能够提高配线密度。

特别是，如图5所示，本实施方式的中介部20A具有作为半导体基板的硅基板(基材)21，并具有在硅基板21的主面21t上层叠有多个配线层M1、M2、M3的构造。这样一来，在半导体基板上形成多个配线22的情况下，通过使用与在半导体晶圆形成配线的工序同样的工艺而能够提高配线密度。

在使用了在半导体晶圆形成配线的制造工艺的情况下，各配线层的厚度以及配线层之间的距离也变小。例如，图5以及图6所示的配线层M1、M2、M3的厚度即多个配线22各自的厚度比配线基板10的配线13的厚度小。在图5以及图6中，为了将配线基板10的配线13和中介部20A的配线22记载在同一图中，配线13的厚度为配线22的厚度的二倍以下。但是，配线13的厚度是上述的配线22的厚度的值的数倍至数十倍左右。

并且，配线层M1、M2、M3各自的分隔距离以及硅基板21的主面21t与配线层M1的分隔距离比配线22的厚度小。配线层M1、M2、M3各自的分隔距离以及硅基板21的主面21t与配线层M1的分隔距离是形成于配线层M1、M2、M3的配线22的厚度的一半左右。另外，形成有多个表面电极25的最上层的配线层M4与配线层M3的分隔距离比配线层M1、M2、M3各自的分隔距离大。例如，配线层M4与配线层M3的分隔距离与配线22的厚度大致相同。

这样一来，与配线基板10相比较，中介部20A能够提高配线密度，因此在使连结多个半导体芯片30之间的信号传输路径的数量增加的情况下特别有效。特别是，如本实施方式的图4所示的例子示出地，在增加将逻辑芯片30B和存储芯片30A连接的信号传输路径的数量的情况下，通过设置中介部20A，能够降低形成于配线基板10的配线13(参照图3)的数量。

另外，在本实施方式中，将在半导体晶圆的制造工艺中广泛使用的硅基板21用作基材。因此，图5所示的硅基板21以作为半导体材料的硅为母材(主要成分)。并且，在用于半导体芯片制造的半导体基板中，在作为母材的半导体材料中掺杂有构成p型或n型的导电特性的杂质元素的情况是较常见的。因此，在使用了通用的半导体晶圆来作为硅基板21的情况下，在硅基板21中含有构成p型或n型的导电特性的杂质元素。

其中，对本实施方式的硅基板21能够应用各种变形例。例如，作为半导体基板，也可以将硅以外的半导体材料作为母材。并且，也能够将在半导体材料中未掺杂杂质元素的半导体用作半导体基板。

并且，如图6所示，半导体装置PKG1具备搭载在中介部20A的上表面20t上的多个半导体芯片30。多个半导体芯片30分别包括具有主面31t的硅基板(基材)31以及配置在主面31t上的配线层32。另外，在图5以及图6中，为了便于观察，示出了一层配线层32，但例如在图5以及图6所示的配线层32中层叠有厚度比中介部20A的配线层M1、M2、M3薄的多个配线层。并且，为了便于观察而省略了图示，但在多个的配线层32各自中形成有多个配线。并且，多个配线被将多个配线之间以及相邻的配线层之间绝缘的绝缘层覆盖。绝缘层是由例如氧化硅(SiO)等半导体材料的氧化物构成的无机绝缘层。

并且，在多个半导体芯片30分别具备的硅基板31的主面31t形成有例如晶体管元件或者二极管元件等多个半导体元件。多个半导体元件经由配线层32的多个配线而与形成于表面30t侧的多个电极33电连接。

并且，在本实施方式中，多个半导体芯片30各自以表面30t与中介部20A的上表面20t相对的状态搭载在中介部20A的上表面20t上。这样的安装方式被称为倒装安装方式或者倒装连接方式。在倒装连接方式中，如下所述地将半导体芯片30与中介部20A电连接。

在半导体芯片30的配线层32上形成有多个电极(表面电极、焊盘、端子)33。多个电极33各自的一部分在半导体芯片30的表面30t从作为保护绝缘膜的钝化膜34露出。并且，电极33经由连接于电极33的露出部分的凸点电极35而与中介部20A的表面电极25电连接。

并且，在本实施方式中，如图4所示，连接于存储芯片30A的多个传输路径中的一部分在不与配线基板10连接的情况下经由中介部20A与逻辑芯片30B连接。在图4所示的例子中，数据线DQ以及控制信号线CMD与配线基板10电分离。另一方面，连接于存储芯片30A的多个传输路径中的供给用于驱动存储芯片30A的电路的电源电位的电源线VD2以及基准电位线VS1与配线基板10电连接。另外，将逻辑芯片30B和存储芯片30A电连接的传输路径中的用于信号线的参考的基准电位线VS2也可以与配线基板10分离。

＜将半导体芯片之间电连接的传输路径的详细内容＞

接着，对如图4所示地将逻辑芯片30B和存储芯片30A电连接的信号传输路径的详细内容进行说明。

作为SiP型半导体装置的代表性的例子，具有如本实施方式地将逻辑芯片30B和存储芯片30A搭载在一个封装体内的结构。为了提高这样的结构的SiP型半导体装置的性能，要求提高将逻辑芯片30B和存储芯片30A连接的信号传输路径的传输速度的技术。例如，图4所示的信号传输路径中的多个数据线DQ分别被设计成以1Gbps(每秒1吉比特)以上的传输速度传输数据信号。为了使多个信号传输路径各自的传输速度高速化，需要增加每单位时间的传输次数(在下文中记载为高时钟化)。

并且，作为提高逻辑芯片30B和存储芯片30A之间的信号传输速度的其他方法，存在增大内部接口的数据总线的宽度而增加一次传输的数据量的方法(在下文中记载为总线宽度扩大化)。并且，存在组合地应用上述的总线宽度扩大化和高时钟化的方法。在该情况下，需要较多数量的高速的信号传输路径。因此，如本实施方式地经由中介部20A将逻辑芯片30B和存储芯片30A电连接的方法是有效的。

例如，图4所示的存储芯片30A是具备512bit以上的数据总线的宽度的所谓的宽幅输入输出接口存储器。详细地说，存储芯片30A具备例如四个数据总线的宽度为128bit的通道，总计该四通道的总线宽度达到512bit。并且，各通道的每单位时间的传输次数被高速时钟化，例如分别达到1Gbps以上。

但是，本申请发明人对经由具备多个配线层的中介部将逻辑芯片30B和存储芯片30A电连接的结构进行了研究，其结果是，可知从信号传输的可靠性的观点来看存在课题。

首先，根据本申请发明人的研究，可知在具有硅基板的中介部上进行了高速信号传输的情况下，存在信号的能量的一部分转换成热能量并被消耗而产生传输损失(在下文中称为信号损失)的情况。这时，如图7所示，可知的是，在信号的频率较低的状态下，信号损失的程度较小，但如果信号的频率变高，则信号损失的程度急剧变大。

图7是示出信号传输路径的工作频率和信号损失的关系的说明图。并且，图8是示意性地示出电流在硅基板中流动的状态的主要部分剖视图。在图7中，在横轴以对数示出进行信号传输的频率，在纵轴示出各频率下的信号损失的程度。并且，在图7中，将图4所示的数据线DQ的工作频带示出为频带F2，将控制信号线CMD的工作频带示出为频带F1。并且，在图8中，为了明示配线层M4是用于形成表面电极25的层，因此以虚线示出表面电极25。

在此，对信号电流在图8所示的配线22中流动的情况下的动态进行研究。与图5所示的本实施方式的中介部20A所具有的硅基板21同样地，图8所示的硅基板21包含构成p型或n型的导电特性的杂质元素。

如果信号电流在图8所示的配线22中流动，则在配线22的周围产生电磁场。在配线22中流动的信号电流的频率较低的情况下，图8所示的电流CF在硅基板21中难以流动。因此，例如，在以图7所示的频带F1传输信号电流的情况下，即使频率变化，信号损失的程度也不易变化。

但是，根据本申请发明人的研究，可知例如在如图7所示的频带F2那样以较高的频率传输信号电流的情况下，电流CF易于在图8所示的硅基板21中流动。并且，由于硅基板21通过在作为母材的半导体材料中掺杂杂质而获得导电性，因此与配线22等导体相比较，电流CF在硅基板21中流动的情况下的电阻值较大。因此，通过电流CF流动而产生的电能(电磁场以及与此相伴产生的电流CF)转换为热能并被消耗。其结果是，流过配线22的信号电流的电流值下降。即，在信号传输路径中产生信号损失。根据本申请发明人的研究，如果信号传输路径的工作频率达到1GHz(吉赫兹)以上，则信号损失的程度急剧变大。

因此，从提高信号传输的可靠性的观点来看，优选在信号损失的程度变大的频带F2下实施抑制信号损失增大的对策。根据本实施方式，能够抑制上述的信号损失的增大。在下文中，按照顺序对其理由进行说明。

图9是放大地示出图1所示的逻辑芯片和存储芯片之间的区域周围的放大俯视图。并且，图10是在沿着图9的A-A线的剖面中示出按照传输对象的种类的配线的配置例的主要部分剖视图。另外，在图9中，以虚线示出将存储芯片30A和逻辑芯片30B电连接的多个配线22以及与配线22的两端连接的中介部20A的多个表面电极25。在图9中示意性地示出存储芯片30A和逻辑芯片30B经由多个配线22电连接的情况，配线22、表面电极25的数量和位置不限定于图9所示的形态。并且，在图9中，以双点划线示出夹在相邻的半导体芯片之间的区域22A以及形成有将相邻的半导体芯片电连接的多个配线22的区域22B的周缘部。并且，由于区域22A与区域22B重叠，为了便于观察，对区域22A标注花纹。另外，图10是剖视图，但为了辨别多个配线22所构成的传输路径的种类，根据传输对象的种类而标注不同的花纹。详细地说，对构成图4所示的数据线DQ的一部分的数据信号用配线22DQ标注阴影线，对构成图4所示的控制信号线CMD的一部分的控制信号用配线22CMD标注点状图案。另外，对成为基准电位的传输路径的基准电位用配线22VS不标注花纹而形成为空白。另外，对硅基板21也不标注花纹而形成为空白。并且，在图10中，为了明示配线层M4是用于形成表面电极25的层，以虚线示出表面电极25。

首先，对从提高相邻的半导体芯片之间的信号传输的可靠性的观点来看需要进行配线构造的研究的区域进行说明。如图9所示，本实施方式的半导体装置PKG1所具有的存储芯片30A和逻辑芯片30B经由中介部20A的多个配线22而电连接。并且，在进行高速信号传输的情况下，优选缩短信号传输路径。因此，在俯视视角下，将存储芯片30A和逻辑芯片30B电连接的配线22主要配置在中介部20A的夹在存储芯片30A和逻辑芯片30B之间的区域22A中。因此，在研究配线22的电特性的情况下，研究图9所示的区域22A中的配线构造即可，其他区域的配线构造不特别限定。

另外，关于连接有将存储芯片30A和逻辑芯片30B电连接的多个配线22的区域，严格来说，如图9所示，是与多个配线22的两端连接的多个表面电极25之间的区域22B。但是，为了缩短信号传输路径，与多个配线22的两端连接的多个表面电极25分别以靠近相邻的半导体芯片彼此相对的侧边的方式形成的情况较多。在该情况下，如图9所示，区域22B的大部分与区域22A重叠。因此，通过至少改善区域22A的配线构造，能够提高相邻的半导体芯片之间的信号传输的可靠性。其中，例如在连接相邻的半导体芯片之间的配线22的长度较长而多个表面电极25各自远离相邻的半导体芯片彼此相对的边的情况下，也存在优选考虑区域22B中的配线构造的情况。

在下文中，对图9所示的区域22A中的配线构造进行说明。其中，在下文中说明的配线构造也应用于考虑区域22B中的配线构造的情况。

如图10所示，本实施方式的半导体装置PKG1所具备的中介部20A具有配线层M1、比配线层M1远离硅基板21的主面21t的配线层M2以及比配线层M2远离主面21t的配线层M3。

并且，在区域22A(参照图9)中，关于多个配线22中的构成基准电位的传输路径的一部分的基准电位用配线22VS的比例(占有率)，配线层M3中的基准电位用配线22VS的比例比配线层M1中的基准电位用配线22VS的比例(占有率)大。上述的配线层M1(或者配线层M3)中的基准电位用配线22VS的比例是指基准电位用配线22VS相对于形成于配线层M1(或者配线层M3)的导体图案的平面面积的合计值的占有率。并且，配线层M1(或者配线层M3)中的信号用配线的比例是指信号用配线相对于形成于配线层M1(或者配线层M3)的导体图案的平面面积的合计值的占有率。以下，在本说明书中，在记载为某配线层中的某种类的配线的比例的情况下，除去特别地说明了以不同的意思使用的情况之外，是指与上文同样的意思。

并且，在区域22A(参照图9)中，关于多个配线22中的构成信号的传输路径的一部分的信号用配线(数据信号用配线22DQ以及控制信号用配线22CMD)的比例(占有率)，配线层M1中的信号用配线的比例比配线层M3中的信号用配线的比例(占有率)大。

本实施方式的中介部20A的结构也能够以如下的方式表述。即，在距硅基板21的主面21t的距离相对较近的配线层M1中，主要设置有信号用配线(数据信号用配线22DQ或者控制信号用配线22CMD)，在距硅基板21的主面21t的距离相对较远的配线层M3中，主要设置有基准电位用配线22VS。由此，能够获得如下的效果。

即，能够通过基准电位用配线22VS对信号在配线22中流动时产生的电磁场的分布进行控制。在设置于信号电流流过的配线22的下方的基准电位用配线22VS的面积较小且设置于配线22的上方的基准电位用配线22VS的面积较大的情况下，电磁场主要分布于与配线22同一层或者配线22的上方。因此，即使在配线22中流动的信号电流是高频信号的情况下，也能够抑制因电流CF(参照图8)在硅基板21中流动而引起的信号损失。

另外，供给至图10所示的基准电位用配线22VS的基准电位是与供给至例如图4所示的基准电位线VS1的电位(例如接地电位)相同的电位。另外，也可以是，供给接地电位以外的电位的传输路径对信号在配线22中流动时产生的电磁场的分布进行控制。例如也可以是供给用于对图4所示的输入输出电路的驱动的电源电位。

另外，作为抑制信号损失的其他方法，本申请发明人对图11所示的研究例进行了研究。图11是示出在作为与图10不同的研究例的中介部的各配线层中按照传输对象的种类的配置比例的例子的主要部分剖视图。图11所示的中介部20H在如下的方面与图10所示的中介部20A不同。即，在距硅基板21的主面21t的距离相对较近的配线层M1中，主要设置有基准电位用配线22VS，在距硅基板21的主面21t的距离相对较远的配线层M3中，主要设置有信号用配线。换句话说，在图11所示的中介部20H中，在多个信号用配线和硅基板21之间设置有基准电位用配线22VS。

本申请发明人对如下结构进行了研究：通过将基准电位用配线22VS设置在多个信号用配线和硅基板21之间，从而利用基准电位用配线22VS来屏蔽高频信号在信号用配线中流动时产生的电磁场。但是，在图11所示的中介部20H的情况下，为了便于制造而将屏蔽件形成为网眼形状，削减了屏蔽效果，因此，与图10所示的中介部20A相比较，难以抑制信号损失。以下说明其理由。

在硅基板21上层叠多个配线层的情况下，通过使用在半导体晶圆上形成配线层的工艺，能够实现配线22的高密度化。但是，在作为基底的各配线层的表面的平坦性较低的情况下，无法充分减小配线22的配线宽度。因此，作为用于层叠配线层的准备，需要将作为基底的配线层平坦化。作为平坦化的技术，例如存在被称为CMP(Chemical Mechanical Polishing，化学机械研磨)的研磨技术。由于CMP是通过使柔软的绝缘层23(参照图6)埋入金属图案之间而使研磨面平坦化的技术，因此在金属图案之间需要供绝缘层23埋入的间隙。因此，例如网眼图案等的在金属膜之间设置多个间隙的金属膜的被覆率(形成有金属膜的面中的金属膜的占有率)需要控制在例如50％左右。

为了通过基准电位用配线22VS对高频信号在图11所示的信号用配线(例如数据信号用配线22DQ)中流动时产生的电磁场进行屏蔽，需要增大设置于配线层M1的基准电位用配线22VS的面积，但难以将基准电位用配线22VS的平面形状形成为片状。因此，上述的电磁场从构成基准电位用配线22VS的导体图案的间隙朝向硅基板21迂回。即，难以通过基准电位用配线22VS获得足够的屏蔽效果。

另一方面，在图10所示的本实施方式中，基准电位用配线22VS被用作用于控制电磁场的分布的导体图案。因此，即使在例如图10所示的基准电位用配线22VS的平面形状是如在图9中以虚线示出的配线22那样从存储芯片30A以及逻辑芯片30B中的一方朝向另一方延伸的线形的图案的情况下，也能够抑制信号损失。并且，即使例如图10所示的基准电位用配线22VS的平面形状是网眼图案，也能够抑制信号损失。图10所示的基准电位用配线22VS不需要专门用于控制电磁场的分布。因此，也可以是，上述电磁场的一部分被基准电位用配线22VS屏蔽。并且，也可以是，图10所示的基准电位用配线22VS构成高速信号的电流归路路径的一部分。

另外，在使用图10说明的配线构造的表述中，在“A的比例比B的比例大”这样的表述中也包括B的比例是0％的情况。并且，在“A的比例比B的比例小”这样的表述中也包括A的比例是0％的情况。在下文中，在本说明书中使用“A的比例比B的比例大(或者小)”这样的表述的情况下是同样的意思。例如，在图10所示的例子中，在配线层M1中未形成基准电位用配线22VS，形成于区域22A(参照图9)的配线层M1的配线22中的信号用配线的比例是100％。

其中，作为相对于图10的变形例，也可以将基准电位用配线22VS形成于区域22A(参照图9)的配线层M1。在该情况下，如上所述，关于多个配线22中的构成基准电位的传输路径的一部分的基准电位用配线22VS的比例(占有率)，配线层M3中的基准电位用配线22VS的比例比配线层M1中的基准电位用配线22VS的比例(占有率)大。由此，使得进行高速信号传输时产生的电磁场主要分布于与配线22同一层或者配线22的上方，能够抑制信号损失。

另外，图10所示的中介部20A的配线构造也能够以如下的方式表述。另外，在配置于配线层M1的多个配线(导体图案)22中，构成基准电位的传输路径的一部分的基准电位用配线(基准电位用导体)22VS的比例比构成信号的传输路径的一部分的信号用配线(数据信号用配线22DQ或者控制信号用配线22CMD)的比例小。另外，在配置于配线层M3的多个配线22中，构成基准电位的传输路径的一部分的基准电位用配线22VS的比例比构成信号的传输路径的一部分的信号用配线的比例大。

在满足上述的条件的情况下，可以说“在距硅基板21的主面21t的距离相对较近的配线层M1中，主要设置有信号用配线(数据信号用配线22DQ或者控制信号用配线22CMD)，在距硅基板21的主面21t的距离相对较远的配线层M3中，主要设置有基准电位用配线22VS”。因此，使得进行高速信号传输时产生的电磁场主要分布于与配线22同一层或者配线22的上方。其结果是，根据上述结构，能够抑制信号损失。

并且，如图10所示，在本实施方式中，多个信号用配线包含以相对较低的频带F1(参照图7)传输信号的控制信号用配线22CMD以及以比控制信号用配线22CMD高的频带F2(参照图7)传输信号的数据信号用配线22DQ。例如，在图4所示的例子中，通过控制信号线CMD传输的地址信号和指令信号等控制用的数据信号以通过数据线DQ传输的数据信号的一半以下的频率进行传输。观察图7可知，与频带F2相比较，在频带F1下信号损失的程度较低。

如本实施方式所示，在具有三层以上的配线层且根据信号的种类而频率不同的情况下，考虑图7所示的结果，优选如下的结构。即，以高频传输的数据信号用配线22DQ优选设置于距硅基板21的主面21t的距离相对较远的配线层M2、M3。另一方面，优选将信号损失的程度较低的控制信号用配线22CMD设置于距硅基板21的主面21t的距离相对较近的配线层M1。

另外，配线层M1与硅基板21的主面21t的分隔距离比配线层M1的配线22的厚度薄，例如是0.5μm～0.6μm左右。换句话说，配线层M1和硅基板21的主面21t之间的绝缘层23的厚度比配线层M1的配线22的厚度薄，例如是0.5μm～0.6μm左右。因此，从降低信号损失的观点来看，特别优选如图10所示地不将数据信号用配线22DQ形成于配线层M1。但是，例如为了增大信号线的数量，也可以考虑将数据信号用配线22DQ形成于配线层M1的情况。在该情况下，优选增大配线层M1与硅基板21的主面21t的分隔距离。

详细地说，在配置于配线层M1的多个信号用配线(导体图案)中，以第一频带(例如频带F1)传输信号(控制用信号)的控制信号用配线22CMD的比例比以高于第一频带的第二频带(例如频带F2)传输信号(数据信号)的数据信号用配线22DQ的比例大。并且，在配置于配线层M2的多个信号用配线中，以第一频带(例如频带F1)传输信号(控制用信号)的控制信号用配线22CMD的比例比以第二频带(例如频带F2)传输信号(数据信号)的数据信号用配线22DQ的比例小。

另外，如上所述，在“A的比例比B的比例大”这样的表述中也包括B的比例是0％的情况。并且，在“A的比例比B的比例小”这样的表述中也包括A的比例是0％的情况。例如，在图10所示的例子中，在配线层M1中未形成数据信号用配线22DQ，形成于区域22A(参照图9)的配线层M1的配线22中的控制信号用配线CMD的比例是100％。并且，在图10所示的例子中，在配线层M2、M3中未形成数据信号用配线22DQ。

并且，根据本实施方式，能够缩短通过图4所示的数据线DQ传输的数据信号的电流归路路径(返回路径)。

例如，如图6所示，在经由中介部20A在多个半导体芯片30之间传输信号的情况下，优选缩短形成于中介部20A的电流归路路径。换句话说，将半导体芯片30彼此连接的电流归路路径优选设置在靠近半导体芯片30的位置。图4所示的参考用的基准电位线VS2例如被供给接地电位，但与此同时地，也是通过数据线DQ传输的数据信号的电流归路路径。

在图10所示的基准电位用配线22VS构成参考用的基准电位线VS2的一部分的情况下，能够通过将基准电位用配线22VS设置在靠近图6所示的半导体芯片30的位置而缩短归路电流的路径长度。

在此，在图10所示的本实施方式的中介部20A中，在与表面电极25靠近的配线层M3中主要形成有基准电位用配线22VS。因此，与图11所示的中介部20H相比较，能够缩短参考信号的传输距离。

并且，在图10所示的例子中，在比配线层M1距表面电极25更近的配线层M2中主要形成有主要以较高的频带F2(参照图7)传输的数据信号用配线22DQ。因此，即使在配线层M3中主要形成有基准电位用配线22VS的情况下，也能够抑制高频信号的传输距离变长。

并且，从改善与图6所示的逻辑芯片30B连接的传输路径的电特性的观点来看，优选如下的结构。图12是图1所示的B部的放大俯视图。另外，在图12中，为了示出半导体芯片30和中介部20A的连接部分的平面形状，以虚线示出存储芯片30A的电极33A、逻辑芯片30B的电极33B以及中介部20A的表面电极25的轮廓。并且，在图12所示的例子中，电极33A的轮廓和连接于电极33A的表面电极25的轮廓大致重叠，电极33B的轮廓和连接于电极33B的表面电极25的轮廓大致重叠。并且，如上所述，在覆盖中介部20A的表面的钝化膜26设置有多个开口部，在开口部中，表面电极25的一部分从钝化膜26露出。在图12中，以实线的圆示出使中介部20A的表面电极25的一部分露出的开口部的轮廓。

如图4所示，逻辑芯片30B除了具有在与存储芯片30A之间输入或者输出信号的内部接口电路IF2之外，还具有在与外部设备40之间输入或者输出信号的外部接口电路IF1。因此，与逻辑芯片30B连接的信号线(信号线SIG、数据线DQ以及控制信号线CMD)的数量比与存储芯片30A连接的信号线(数据线DQ以及控制信号线CMD)的数量多。并且，图4所示的信号线SIG的传输速度比数据线DQ的传输速度快。因此，与逻辑芯片30B连接的信号线SIG或者供给逻辑芯片30B用的驱动电压的电源线VD1以及VS1需要强化传输路径。

因此，在本实施方式的例子中，如图5以及图6所示，在逻辑芯片30B所具有的多个电极33的情况下，对一个电极33连接有多个(在图6中，两个)贯通电极24。另一方面，如图6所示，在存储芯片30A所具有的多个电极33的情况下，对一个电极33连接有一个贯通电极24。即，与逻辑芯片30B的多个电极33各自连接的贯通电极24的数量比与存储芯片30A的多个电极33各自连接的贯通电极24的数量多。由此，在将多个贯通电极24(参照图6)并联连接作为图4所示的信号线SIG的传输路径的情况下，能够降低电信号的传输路径的电阻，因此能够抑制信号的输入输出电压的下降。并且，在将多个贯通电极24(参照图6)并联连接作为对逻辑芯片30B供给驱动电压的图4所示的电源线VD1、基准电位线VS1等的传输路径的情况下，能够降低电源电位、基准电位的传输路径的电阻，因此能够抑制驱动电压的电压下降。能够抑制电压降。另外，如图6所示，多个电极33中数据线DQ等在半导体芯片之间进行信号传输的路径未与贯通电极24连接。

并且，从强化传输路径的观点来看，与图4所示的逻辑芯片30B连接的信号线SIG或者供给逻辑芯片30B用的驱动电压的电源线VD1以及VS1优选如下的结构。如图12所示，优选逻辑芯片30B的电极33B的表面电极25B的面积比存储芯片30A的电极33A的表面电极25A的面积大。通过增大表面电极25B的平面面积，能够实现一个电极33B与中介部20A的多个传输路径连接。

详细地说，逻辑芯片30B的电极(表面电极、焊盘)33B的直径D1比存储芯片30A的电极(表面电极、焊盘)33A的直径D2大。另外，在图12中，示出电极33A以及电极33B的平面形状是四边形的情况，将四边形的对角线设为直径D2或者直径D1的值。其中，电极33A以及电极33B的平面形状也可以是四边形以外的形状。例如，在电极33A以及电极33B的平面形状是圆形的情况下，圆的直径成为直径D2或者直径D1的值。

并且，多个电极33B中的相邻的电极33B的分隔距离P1比多个电极33A中的相邻的电极33A的分隔距离P2大。另外，在具有较多数量的电极33B以及较多数量的电极33A且分隔距离P1以及分隔距离P2取多个值的情况下，上述的分隔距离P1以及分隔距离P2以各分隔距离的最小值进行评价。

如图12所示，在逻辑芯片30B的电极33B的直径D1较大的情况下，如图6所示，也能够增大与逻辑芯片30B的电极33连接的中介部20A的表面电极25的直径。由此，如图6所示，能够对逻辑芯片30B所具有的一个电极33连接多个(在图6中，两个)贯通电极24。

＜变形例1＞

接着，对本实施方式的变形例进行说明。首先，作为变形例1，对在形成有多个表面电极25的最上层的配线层(电极焊盘层)M4中形成有构成基准电位的传输路径的一部分的基准电位用配线22VS的实施方式进行说明。图13是作为相对于图6的变形例的半导体装置的放大剖视图。并且，图14是相对于图12的变形例，并且是图13所示的半导体装置的放大俯视图。并且，图15是相对于图10的变形例，并且是示出在图5以及图6所示的中介部的各配线层中按照传输对象的种类的配置比例的例子的主要部分剖视图。并且，图16是示出相对于图10的其他变形例的主要部分剖视图。并且，图17是示出图6所示的中介部的形成有多个表面电极的层的靠下一层的配线层的构造例的放大俯视图。

在图14中，为了示出半导体芯片30和中介部20B的连接部分的平面形状，以虚线示出与存储芯片30A连接的中介部20B的表面电极25A、与逻辑芯片30B连接的中介部20B的表面电极25B以及基准电位用配线22VS的轮廓。并且，在覆盖中介部20B的表面的钝化膜26(参照图13)设置有多个开口部，在开口部中，表面电极25的一部分从钝化膜26露出。在图14中，以实线的圆示出使中介部20B的表面电极25的一部分露出的开口部的轮廓，对各露出部分所构成的传输路径的种类标注下划线而记载。并且，在图14以及图17中，为了便于观察构成基准电位用配线22VS的导体图案和构成其他传输路径的导体图案的边界，对基准电位用配线22VS标注花纹(点状图案)。

图13所示的半导体装置PKG2的中介部20B的配线布局与图6所示的半导体装置PKG1不同。详细地说，半导体装置PKG2所具有的中介部20B在如下这一点上与与图6所示的中介部20A不同：在形成有多个表面电极25的最上层的配线层M4中形成有构成基准电位的传输路径的一部分的基准电位用配线22VS。

换句话说，在中介部20B中，在基准电位用配线22VS大部分与多个表面电极25形成于同一层这一点上与中介部20A不同。

并且，在夹在相邻的半导体芯片30之间的区域22A(参照图14)中，在配置于中介部20B的配线层M4的配线22中，构成基准电位的传输路径的一部分的基准电位用配线22VS的比例比构成信号的传输路径的一部分的信号用配线的比例大。在图14所示的例子中，在区域22A中未形成基准电位用配线22VS以外的导体图案。

在本变形例中，在最上层即作为形成于距硅基板21的主面21t最远的位置的配线层的配线层M4中，在未配置表面电极25的区域中设置有构成基准电位线VS2(参照图14)的基准电位用配线22VS。

并且，如图14所示，构成中介部20B的基准电位线VS2的表面电极25以及基准电位用配线22VS一体地形成。换句话说，构成基准电位线VS2的表面电极25以及基准电位用配线22VS彼此连结。因此，在中介部20B的最上层的配线层M4的区域22A中，以覆盖配线层M3(参照图13)的大部分的方式形成有基准电位用配线22VS，基准电位用配线22VS的一部分作为基准电位传输用的表面电极25而发挥功能。并且，在区域22A的周围区域中，在配置有构成基准电位线VS2以外的传输路径例如图4所示的信号线SG用或者电源线VD1、VD2用的传输路径的表面电极25的位置处，在基准电位用配线22VS2形成有开口部，在开口部内形成有表面电极25。

在中介部20B的情况下，通过将基准电位用配线22VS设置于最上层，能够与使用图10说明的中介部20A同样地使电磁场分布于上方。因此，能够抑制电流CF(参照图8)在硅基板21中流动。

并且，在中介部20B的情况下，将配线层M4应用为基准电位的传输路径，因此，如图15所示，能够在配线层M2以及配线层M3中增大作为高速传输路径的数据信号用配线22DQ的配线数。例如，在图15所示的例子中，在区域22A(参照图14)中，在配线层M2以及配线层M3的每一个中未形成基准电位用配线22VS而仅配置有数据信号用配线22DQ。因此，与图10所示的中介部20A相比，图15所示的中介部20B能够增大数据信号用配线22DQ的配线数。

其中，作为相对于图15所示的例子的变形例，也可以将基准电位用配线22VS配置于配线层M2和配线层M3。即使在该情况下，分别设置于配线层M2以及配线层M3的数据信号用配线22DQ的配线数也能够形成为比图10所示的中介部20A多。并且，由于控制信号用配线22CMD主要设置于配线层M1，因此也能够充分确保控制信号用配线22CMD的配线数。并且，作为相对于图15所示的例子的变形例，也可以将控制信号用配线22CMD配置于配线层M2和配线层M3。

并且，如图16所示的半导体装置PKG3所具有的中介部20C那样，在将配线层M4应用为基准电位用配线22VS的供给空间的情况下，能够增大设置于配线层M2以及配线层M3的多个数据信号用配线22DQ的分隔距离。

在中介部20C中，在配线层M4形成有基准电位用配线22VS且高速的信号传输路径用的配线与其他配线的距离变大。详细地说，设置于配线层M2的数据信号用配线22DQ以与形成于配线层M1的控制信号用配线22CMD在厚度方向上不重叠的方式设置。并且，设置于配线层M2的数据信号用配线22DQ以与形成于配线层M1的控制信号用配线22CMD在厚度方向上不重叠的方式配置。由此，能够减少数据信号的传输路径与其他信号的传输路径的串扰。即，图16所示的中介部20C是重视对进行高速信号传输的配线的串扰的抑制的情况下的构成例。

另外，在形成于配线层M3的数据信号用配线22DQ和形成于配线层M1的控制信号用配线22CMD之间设置有配线层M2，因此也可以使形成于配线层M3的数据信号用配线22DQ与形成于配线层M1的控制信号用配线22CMD重叠。并且，配线层M4是形成表面电极25(参照图6)的最上层的配线层，因此配线层M3与配线层M4的分隔距离B34比配线层M1与配线层M2的分隔距离B12、配线层M2与配线层M3的分隔距离B23大。因此，也可以使形成于配线层M3的数据信号用配线22DQ与形成于配线层M4的基准电位用配线22VS在厚度方向上重叠。

并且，如图15和图16所示，配线层M4是最上层的配线层，因此形成于配线层M4的基准电位用配线22VS不需要进行平坦化处理。因此，如图14所示，也可以是，在设置有基准电位以外的传输路径用的表面电极25的开口部以外不设置开口部，能够形成均匀扩展的片状的导体图案。

另外，即使在不将基准电位用配线22VS形成于配线层M4的情况下，也能够例如图17所示的半导体装置PKG4的中介部20D那样将面积较宽的基准电位用配线22VS形成于配线层M3。图23所示的中介部20D的基准电位用配线的面积比其他配线22的面积大。其中，由于需要在作为最上层的配线层M4(参照图10)形成多个表面电极25(参照图10)，因此形成于非最上层的配线层M3的导体图案难以形成为片状。例如，如图17所示，中介部20D的基准电位用配线22VS是线性地延伸的多个导体图案彼此交叉的呈网眼形状的导体图案(网眼图案)。

但是，如果考虑电路的电特性，则与网眼图案相比，更优选形成为片状。例如，如图14所示地形成为片状的基准电位用配线22VS的电阻比如图17所示地形成为网眼形状的基准电位用配线22VS的电阻低。因此，在将基准电位用配线22VS用作参考用的基准电位线VS2(参照图4)的情况下，片状的基准电位用配线22VS更能够降低信号线路特性的偏差。

并且，在将基准电位用配线22VS用作供给驱动电压用的基准电位的基准电位线VS1(参照图4)的情况下，通过降低基准电位用配线22VS的电阻，能够抑制电压下降。

并且，在考虑到使基准电位用配线22VS作为电磁场的屏蔽层而发挥功能的情况下，片状的基准电位用配线22VS比网眼形状的基准电位用配线22VS更易于屏蔽电磁场。因此，能够降低信号损失。

＜变形例2＞

接着，作为变形例2，对将配线层之间的分隔距离设为针对每层而不同的值的实施方式进行说明。图18是相对于图10的变形例，并且是示出中介部的各配线层之间的距离以及按照传输对象的种类的配置比例的例子的主要部分剖视图。并且，图19是示出相对于图10的其他变形例的主要部分剖视图。另外，图18以及图19与图10所示的放大剖视图同样地对硅基板21、构成各配线层的配线22以及表面电极25进行图示，并且省略覆盖各配线层的绝缘层23(参照图6)的图示。

图18所示的半导体装置PKG5的中介部20E的配线层之间的距离与图10所示的半导体装置PKG1不同。详细地说，半导体装置PKG5所具有的中介部20E在配线层M3与配线层M2的分隔距离B23比配线层M2与配线层M1的分隔距离B12大这一点上与图10所示的中介部20A不同。并且，在图18所示的例子中，配线层M4与配线层M3的分隔距离B34还比配线层M3与配线层M2的分隔距离B23大。换句话说，在中介部20D中，距硅基板21的距离越远，则配线层之间的分隔距离越大。

在硅基板21层叠配线层的方法例如以如下的方法进行。首先，在硅基板21的主面21t上沉积绝缘层23(参照图6)(绝缘层沉积工序)。接着，在绝缘层23形成开口部，将导体埋入到开口部内(导体埋入工序)。接着，通过例如CMP对埋入有导体的绝缘层的上表面侧(远离硅基板21的主面21t的面)进行研磨而使其平坦化(研磨工序)。由此，形成第一层的配线层M1。接着，在第一层的配线层M1上沉积绝缘层(绝缘层沉积工序)。此后，以同样的方式重复地进行导体埋入工序、研磨工序以及绝缘层沉积工序，层叠多个配线层。

在以上述的方法层叠配线层的情况下，为了提高配线层上表面的平坦性，优选减小配线层之间的分隔距离以及配线层自身的厚度。并且，在层叠多个配线层的情况下，与上层的配线层相比，下层的配线层被要求更高的平坦性。因此，在距硅基板21相对较近的位置处，优选减小配线层之间的分隔距离。另一方面，在距最上层的配线层M4相对较近的位置处，也能够如图10所示的例子地将分隔距离B23和分隔距离B12设为相同的值，但也可以如图18所示的变形例地使分隔距离B23比分隔距离B12大。

并且，通过使分隔距离B23形成为比分隔距离B12大，能够获得如下的效果。

上述的中介部20A、20B、20C、20D分别能够通过使用与在半导体晶圆形成配线的工序同样的工艺而使多个配线22的配线密度相对于例如图6所示的配线基板10的配线13的配线密度来说得到提高。例如，配线22的厚度是1μm～1.2μm左右，所层叠的配线层M1、M2、M3各自的分隔距离是配线22的厚度的一半左右。

但是，如果将多个配线22各自的厚度变薄，则配线电阻变高。因此，产生难以使各个信号传输路径的阻抗值靠近预定的值这样的课题。

例如，在图4所示的数据线DQ的特性阻抗的设计值是50Ω[Ohm]时，在使用图10、图18所示的数据信号用配线22DQ的配线路径中以及在使用参考用的基准电位用配线22VS的配线路径中优选各自靠近50Ω。

如果将由连接数据线DQ的输入输出电路所具备的寄生电路和配线电阻构成的时间常数设为τ，则定义如下：

τ＝(信号配线电阻+基准电位线电阻)×(输出电路的寄生电容+输入电路的寄生电容)。

在此，在数据信号用配线22DQ以及基准电位用配线22VS的配线电阻较大的情况下，τ的值变大，因此成为信号波形钝化的原因。

另一方面，由于以√(电感/电容)定义的特性阻抗的电容分量与配线层之间的分隔距离成反比例，因此在分隔距离较小的情况下，特性阻抗的电容分量成为较大的值。因此，如果为了降低上述的配线电阻而扩大配线宽度，则特性阻抗的电容分量进一步增加而使特性阻抗与50Ω相比过小。由此，成为信号波形钝化的原因。

这样一来，在配线层的厚度较薄且配线层之间的分隔距离较小的情况下，对特性阻抗的电阻分量和电容分量进行调整的余量变小。该特性阻抗的电阻分量和电容分量处于折衷选择的关系，如果对电阻分量和电容分量进行调整的余量变小，则特性阻抗的调整变得困难，难以使信号传输路径的阻抗靠近预定的值。

因此，如图18所示，在使分隔距离B23比分隔距离B12大的情况下，上述的折衷选择的关系被改善。即，通过增大主要设置有数据信号用配线22DQ的配线层M2与主要设置有基准电位用配线22VS的配线层M3的分隔距离B23，即使扩大配线宽度，也使特性阻抗的电容分量不易下降。其结果是，使得使用数据信号用配线22DQ的配线路径中以及使用参考用的基准电位用配线22VS的配线路径中的特性阻抗易于靠近例如50Ω。

并且，在图18所示的例子中，配线层M4与配线层M3的分隔距离B34还比配线层M3与配线层M2的分隔距离B23大。由于配线层M4是最上层的配线层，因此最上层的表面电极25的平坦度也可以比其他层的配线22的平坦度低。因此，分隔距离B34能够特别地增大。如图18所示，在区域22A(参照图9)中的配线层M4中未形成配线22的情况下，根据调整配线路径的特性阻抗的观点，图7所示的分隔距离B34的大小的影响较小。但是，在如图19所示的变形例的半导体装置PKG6所具有的中介部20F那样在配线层M4中形成有基准电位用配线22VS的情况下，能够获得如下的效果。

在图19所示的中介部20F中，在区域22A(参照图9)中，在形成于最远离硅基板21的主面21t的位置的配线层即配线层M4中设置有构成基准电位线VS的基准电位用配线22VS。并且，在配线层M3中主要形成有以高速(例如图7所示的频带F2)传输数据信号的数据信号用配线22DQ。即，在中介部20E中，在最上层的配线层M4中主要设置基准电位用配线22VS，在配线层M3中主要设置高速传输的数据信号用配线22DQ。

上述的配线构造也能够以如下的方式表述。即，在区域22A(参照图9)中，在配置于中介部20F的配线层M4的配线22中，构成基准电位的传输路径的一部分的基准电位用配线22VS的比例比构成信号的传输路径的一部分的信号用配线的比例大。并且，在配置于配线层M3的多个信号用配线中，以第一频带(例如频带F1)传输信号(控制用信号)的控制信号用配线22CMD的比例比以第二频带(例如频带F2)传输信号(数据信号)的数据信号用配线22DQ的比例小。

在上述的“A的比例比B的比例大”这样的表述中，也包括B的比例是0％的情况。并且，在“A的比例比B的比例小”这样的表述中，也包括A的比例是0％的情况。例如，在图19所示的例子中，与图14所示的中介部20B同样地，在区域22A(参照图14)中的配线层M4(图19参照)中仅呈片状形成有基准电位用配线22VS，未形成其他配线22。并且，在图19所示的例子中，在区域22A(参照图9)的配线层M3中未形成控制信号用配线22CMD以及基准电位用配线22VS。

在如中介部20F那样在配线层M4中设置基准电位用配线22VS并在配线层M3中设置以高频率进行信号传输的数据信号用配线22DQ的情况下，通过基准电位用配线22VS与数据信号用配线22DQ的分隔距离而使信号传输路径的特性阻抗变化。该数据信号用配线22DQ与基准电位用配线22VS的距离由配线层M4与配线层M3的分隔距离B34规定。

因此，如图19所示，通过使分隔距离B34比分隔距离B23还大，使数据信号用配线22DQ的特性阻抗的值易于靠近预定的值(例如50Ω)。

并且，与其他配线层M1、M2、M3相比较，最上层的配线层M4能够增大配线22的厚度。因此，根据降低基准电位用配线22VS的配线电阻的观点优选中介部20F。

并且，在使高频下的信号传输路径的特性阻抗易于靠近预定的值这一点上，也优选在上述的＜变形例1＞中使用图16说明的中介部20C的构造。即，在图16所示的例子中，在区域22A(参照图9)中，设置于配线层M2的多个数据信号用配线22DQ各自与设置于配线层M1的多个配线22以及设置于配线层M3的多个配线22在厚度方向上不重叠。在该情况下，能够拉开数据信号用配线22DQ与其他配线22的距离，因此使信号传输路径的特性阻抗易于靠近预定的值。

另一方面，在图19所示的半导体装置PKG6所具有的中介部20F的情况下，配线层M2与配线层M3的分隔距离B23比分隔距离B12大。因此，能够降低由于配线层M2的数据信号用配线22DQ和配线层M3的数据信号用配线22DQ在厚度方向上重叠而引起的对特性阻抗的影响。并且，在中介部20F的情况下，配线层M2的数据信号用配线22DQ和配线层M3的数据信号用配线22DQ在厚度方向上重叠，因此与图16所示的中介部20C相比较，能够增加数据信号用配线22DQ的数量。

＜半导体装置的制造方法＞

接着，对使用图1～图19说明的半导体装置PKG1、PKG2、PKG3、PKG4、PKG5的制造工序进行说明。其中，上述的半导体装置PKG1、PKG2、PKG3、PKG4、PKG5除了在中介部层叠配线层时的工序不同之外以同样的制造方法制造。因此，在下文的说明中，说明半导体装置PKG1的制造方法以作为代表例。并且，在下文的说明中，根据需要，参照示出制造工序的流程的流程图和图1～图19进行说明。图20是示出使用图1～图19说明的半导体装置的制造工序的概要的说明图。

＜准备中介部＞

首先，在中介部准备工序中，准备图10所示的中介部20A、图15所示的中介部20B、图16所示的中介部20C、图18所示的中介部20D或者图19所示的中介部20E。在中介部20A、20B、20C、20D、20E(在下文中，在制造工序的说明中，代表性地记载为中介部20A)的制造方法中，准备作为半导体晶圆的硅基板21，并在硅基板21上层叠多个配线层。关于配线层的层叠方法，例如，通过如上所述地重复绝缘层沉积工序、导体埋入工序以及研磨工序而进行。

在本工序中，将多个中介部20A一并形成于一片半导体晶圆。并且，在层叠配线层并进行了电气试验后，沿切割线切断半导体晶圆，获得多个中介部20A。

＜芯片接合＞

接着，在芯片接合工序中，如图3所示，在中介部20A上搭载多个半导体芯片30。在本工序中，以使多个半导体芯片30的表面30t与中介部20A的上表面20t各自相对的方式依次搭载多个半导体芯片30。搭载顺序不特别地限定，但在多个半导体芯片30的厚度具有差别的情况下，优选先搭载厚度相对较薄的半导体芯片30。

例如，在本实施方式中，存储芯片30A是单片的，但也可以使用层叠多片存储芯片30A而成的层叠体来作为存储芯片30A。在该情况下，与逻辑芯片30B相比，存储芯片30A的层叠体的厚度更容易变厚，因此优选先搭载逻辑芯片30B。

并且，在本工序中，如图6所示，半导体芯片30的多个电极33和中介部20A的多个表面电极25经由多个凸点电极35而电连接。

另外，在图3、图5以及图6中，多个凸点电极35露出，但也可以是，以覆盖多个凸点电极35的周围的方式将底部填充树脂(省略图示)配置在半导体芯片30和中介部20A之间。底部填充树脂是绝缘性树脂，能够通过覆盖多个凸点电极35的周围来保护凸点电极35。

＜搭载中介部＞

接着，在中介部搭载工序中，如图3所示，准备作为封装基板的配线基板10，将搭载有多个半导体芯片30的中介部20A搭载在配线基板10上。在本工序中，以使中介部20A的下表面20b与配线基板10的上表面10t相对的方式进行搭载。

并且，在本工序中，如图6所示，中介部20A的多个背面电极和配线基板10的多个接合焊盘16经由凸点电极28电连接。

另外，在图3、图5以及图6中，多个凸点电极28露出，但也可以是，以覆盖多个凸点电极28的周围的方式将底部填充树脂(省略图示)配置在中介部20A和配线基板10之间。底部填充树脂是绝缘性树脂，能够通过覆盖多个凸点电极28的周围而保护凸点电极28。

＜焊球安装＞

接着，在焊球安装工序中，如图3所示，形成于配线基板10的下表面10b的多个焊接区12与成为外部端子的多个焊球11接合。

在本工序中，在使配线基板10的下表面10b以朝向上方的方式配置后，在配线基板10的下表面10b露出的多个焊接区12的各焊接区12上配置焊球11。此后，通过加热多个焊球11而将多个焊球11和焊接区12接合。通过本工序，多个焊球11经由配线基板10与多个半导体芯片30(逻辑芯片30B以及存储芯片30A)电连接。其中，在本实施方式中说明的技术不是仅应用于呈阵列状与焊球11接合的所谓的BGA(Ball Grid Array，焊球阵列封装)型的半导体装置的技术。例如，作为相对于本实施方式的变形例，能够应用于以不形成焊球11而使焊接区12露出的状态或者将钎焊膏以比焊球11薄的方式涂敷于焊接区12的状态出厂的所谓的LGA(Land Grid Array，触点阵列封装)型的半导体装置。在LGA型的半导体装置的情况下，能够省略焊球安装工序。

(实施方式2)

在上述实施方式中，对使用在硅基板21上形成有多个配线层的硅中介部作为中介部的实施方式进行了说明。在硅中介部的情况下，能够如在上述实施方式1中说明地利用与在半导体晶圆形成配线的工序同样的工艺，因此存在易于提高配线密度这样的优点。

不过，近年来，隔着有机绝缘层来层叠多个配线层而成的多层树脂基板的细线化技术逐渐进步，即使是多层树脂基板也能够实现逼近硅中介部的配线宽度、配线层厚度或者层间绝缘膜的厚度。因此，在本实施方式中，对将在上述实施方式1中说明的技术应用于多层树脂基板的实施方式进行说明。

图21是作为相对于图6的变形例的半导体装置的放大剖视图。并且，图22是相对于图10的变形例，并且是示出在图21所示的中介部的各配线层中按照传输对象的种类的配置比例的例子的主要部分剖视图。

图21所示的半导体装置PKG7的中介部20G的构造与图6所示的半导体装置PKG1不同。详细地说，中介部20G在覆盖多个配线层的各配线层的绝缘层是有机绝缘层29这一点上与图6所示的中介部20A不同。

并且，中介部20G没有图6所示的硅基板21，中介部20G的下表面20b由被称为阻焊膜的有机绝缘膜即绝缘膜17覆盖。其中，在绝缘膜17形成有多个开口部，在开口部中露出背面电极27的一部分。并且，同样地，中介部20G的上表面20t由绝缘膜17覆盖，在形成于绝缘膜17的多个开口部中露出多个表面电极25的一部分。

并且，例如在中介部20G中，从配线基板10的上表面10t侧依次层叠有最下层的配线层M0、配线层M1、配线层M2、配线层M3以及最上层的配线层M4。在最下层的配线层M0形成有多个背面电极27，在最上层的配线层M4形成有多个表面电极25。

中介部20G在除了上述不同点以外的点上与在上述实施方式1中说明的图6所示的中介部20A相同。

由于本实施方式的中介部20G不具有图6所示的硅基板21，因此不会产生在上述实施方式1中说明过的信号电流的能量的一部分在硅基板21中转换成热能量并被消耗而产生信号损失的课题。

但是，在经由中介部20G在多个半导体芯片30之间传输信号的情况下，优选缩短形成于中介部20G的电流归路路径。换句话说，将半导体芯片30彼此连接的电流归路路径优选设置在靠近半导体芯片30的位置。如在上述实施方式1中说明地，图4所示的参考用的基准电位线VS2例如被供给接地电位，但与此同时地，也是通过数据线DQ传输的数据信号的电流归路路径。

在图22所示的基准电位用配线22VS构成作为电流归路路径的基准电位线VS2的一部分的情况下，能够通过将基准电位用配线22VS设置在靠近图21所示的半导体芯片30的位置而缩短归路电流的路径长度。

在此，中介部20G在夹在相邻的半导体芯片30之间的区域22A中具备如下的配线构造。即，如图22所示，在区域22A(参照图21)中，在与形成有表面电极25的配线层M4靠近的配线层M3中主要形成有构成电流归路路径的基准电位用配线22VS。

详细地说，在区域22A(参照图21)中，关于多个配线22中的构成基准电位的传输路径的一部分的基准电位用配线22VS的比例(占有率)，配线层M3中的基准电位用配线22VS的比例比配线层M1中的基准电位用配线22VS的比例(占有率)大。并且，在区域22A(参照图9)中，关于多个配线22中的构成信号的传输路径的一部分的信号用配线(数据信号用配线22DQ以及控制信号用配线22CMD)的比例(占有率)，配线层M1中的信号用配线的比例比配线层M3中的信号用配线的比例(占有率)大。

并且，在图22所示的例子中，形成为如下的配线构造。即，在中介部20G中，在配置于配线层M1的多个配线(导体图案)22中，构成基准电位的传输路径的一部分的基准电位用配线(基准电位用导体)22VS的比例比构成信号的传输路径的一部分的信号用配线(信号用导体)的比例小。并且，在配置于配线层M3的多个配线22中，构成基准电位的传输路径的一部分的基准电位用配线22VS的比例比构成信号的传输路径的一部分的信号用配线的比例大。

关于本实施方式所涉及的中介部20G，如上所述地在与形成有表面电极25的配线层M4靠近的配线层M3中设置有电流归路路径，因此例如与图11所示的中介部20H相比较，能够缩短归路电流的路径长度。

并且，在图22所示的例子中，在比配线层M1更靠近表面电极25的配线层M2中主要形成有主要以较高的频带F2(参照图7)进行传输的数据信号用配线22DQ。换句话说，在配置于配线层M2的多个信号用配线中，以第一频带(例如频带F1)传输信号(控制用信号)的控制信号用配线22CMD的比例比以第二频带(例如频带F2)传输信号(数据信号)的数据信号用配线22DQ的比例小。并且，在配置于配线层M1的多个信号用配线(导体图案)中，以第一频带(例如频带F1)传输信号(控制用信号)的控制信号用配线22CMD的比例比以高于第一频带的第二频带(例如频带F2)传输信号(数据信号)的数据信号用配线22DQ的比例大。由此，能够缩短高频信号的传输距离。

另外，在本实施方式中，以不同点为中心说明了相对于在上述实施方式1中说明的中介部20A的变形例。但是，也能够将在上述实施方式1中说明的变形例1以及变形例2各自与本实施方式2的半导体装置PKG7的构造组合应用。在下文中，例示地说明将如本实施方式2那样具有有机绝缘层29(参照图21)的中继基板与在通过上述实施方式说明的各变形例中说明的技术组合的情况下的实施方式。例如，图23所示的半导体装置PKG8所具有的中介部20J是将使用图19说明的中介部20F的配线构造和使用图22说明的中介部20G的配线构造组合而得到的中继基板。

中介部20J在配线层M4中形成有基准电位用配线22VS这一点上与图22所示的中介部20G不同。因此，与中介部20G相比，中介部20J能够增加数据信号用配线22DQ的配线数。

并且，由于中介部20J在作为最上层的配线层M4中具有基准电位用配线22VS，如使用图14说明地，配线层M4的基准电位用配线22VS能够形成为片状。在该情况下，能够使基准电位用配线22VS作为电磁场的屏蔽层而发挥功能。

并且，半导体装置PKG8所具有的中介部20J在配线层M3与配线层M2的分隔距离B23比配线层M2与配线层M1的分隔距离B12大这一点上与图22所示的中介部20G不同。并且，在图23所示的例子中，配线层M4与配线层M3的分隔距离B34还比配线层M3与配线层M2的分隔距离B23大。

因此，与图22所示的中介部20G相比较，中介部20J易于使利用数据信号用配线22DQ的配线路径中以及利用参考用的基准电位用配线22VS的配线路径中的特性阻抗靠近预定的值。

除上述内容之外，也能够将在本实施方式中说明的中继基板与在上述实施方式中作为变形例而说明的各技术组合。

在上文中，基于实施方式，具体地说明了由本发明人完成的发明，但本发明不限定于上述实施方式，当然能够在不脱离其主旨的范围内进行各种变更。

例如，在上述实施方式1中，作为中继基板，列举出如图10所示地在硅基板21的主面21t上层叠有配线层M1、配线层M2、配线层M3以及配线层M4这四层构造的中继基板而进行了说明。并且，在上述实施方式1中，列举出如图21所示地从配线基板10的上表面10t侧依次层叠有最下层的配线层M0、配线层M1、配线层M2、配线层M3以及配线层M4这五层构造的中继基板而进行了说明。但是，在上述实施方式1以及上述实施方式2中说明的基准电位用配线22VS主要设置于相对靠近半导体芯片30一侧的配线层并且信号用配线主要设置于下层的配线层这样的技术能够应用于各种配线层数的中继基板。

例如也可以是，在形成有表面电极25的配线层M4和硅基板21之间(或者与图21所示的配线层M0之间)具有两层配线层的中继基板。在该情况下，通过将基准电位用配线22VS主要设置于配线层M4，能够确保三层量的配线层。

另外，例如也可以是在形成有表面电极25的配线层M4和硅基板21之间(或者与图21所示的配线层M0之间)具有四层以上的配线层的中继基板。在该情况下，能够配置数据信号用配线22DQ的空间进一步增加，因此能够增加图4所示的数据线DQ的数量。

另外，例如也能够应用于在形成有表面电极25的配线层M4和硅基板21之间(或者与图21所示的配线层M0之间)具有一层配线层的中继基板。在该情况下，在最上层的配线层设置基准电位用的配线，并且在最下层的配线层设置包含数据信号用配线22DQ的多个信号用配线即可。其中，在使用硅基板21的情况下，优选增大硅基板21的主面21t与距主面21t最近的配线层的分隔距离。

另外，例如，在上述实施方式和各变形例中，为了简化，说明了在配线基板10仅搭载有中介部的实施方式。但是，也可以在配线基板10上搭载有中介部以外的半导体部件、电子部件。

另外，例如，在上述实施方式和各变形例中，列举出在中介部上搭载有逻辑芯片30B和存储芯片30A各一个的例子而进行了说明。但是，也可以在中介部上搭载有三个以上的半导体芯片30。例如，在存储芯片30A的情况下，存在层叠多个存储芯片30A来使储存容量增加的技术。因此，在上述实施方式等中说明的存储芯片30A也可以是多个存储芯片的层叠体。

另外，例如相邻地搭载在中介部上的半导体芯片30之间经由中介部的配线层连接即可，因此多个半导体芯片30也可以不是存储芯片30A或逻辑芯片30B。例如，多个半导体芯片30也可以是形成有传感器电路的传感器芯片和形成有控制传感器电路的控制电路的控制器芯片。

另外，例如，在上述实施方式和各变形例中，作为数据信号的传输路径而说明的数据线DQ(参照图4)是所谓的单端构造的信号传输路径。但是，作为变形例，也可以是使用成对的两条信号传输路径的差动信号的传输路径。

另外，例如，在不脱离由上述实施方式说明的技术思想的主旨的范围内，能够组合变形例彼此而应用。

除此之外，将记载于实施方式的内容的一部分记载如下。

(1)一种半导体装置，包括：配线基板；中介部，搭载于所述配线基板的第一面；第一半导体部件，搭载在所述中介部上；第二半导体部件，与所述第一半导体部件并列地搭载在所述中介部上，并且控制所述第一半导体部件；以及多个外部端子，形成于所述配线基板的与所述第一面相反一侧的第二面，所述中介部具有多个配线层，所述第一半导体部件和所述第二半导体部件经由所述多个配线层而彼此电连接，所述多个配线层具有第一配线层、第二配线层以及第三配线层，所述第二配线层比所述第一配线层远离所述配线基板的所述第一面，所述第三配线层比所述第二配线层远离所述第一面，在配置于所述第一配线层的多个配线中，构成基准电位的传输路径的一部分的基准电位用配线的比例比构成信号的传输路径的一部分的信号用配线的比例小，在配置于所述第三配线层的多个配线中，所述基准电位用配线的比例比所述信号用配线的比例大。

(2)一种半导体装置，包括：配线基板；中介部，搭载于所述配线基板的第一面；第一半导体部件，搭载在所述中介部上；第二半导体部件，与所述第一半导体部件并列地搭载在所述中介部上，并且控制所述第一半导体部件；以及多个外部端子，形成于所述配线基板的与所述第一面相反一侧的第二面，所述中介部具有以半导体材料作为母材的基材和配置在所述基材的主面上的多个配线层，所述第一半导体部件和所述第二半导体部件经由所述多个配线层而彼此电连接，所述多个配线层具有第一配线层以及第二配线层，所述第二配线层比所述第一配线层远离所述基材的主面，在俯视视角下，在所述中介部的夹在所述第一半导体部件和所述第二半导体部件之间的第一区域中，作为构成基准电位的传输路径的一部分的基准电位用配线的比例，所述第二配线层中的所述基准电位用配线的比例比所述第一配线层中的所述基准电位用配线的比例大，作为构成信号的传输路径的一部分的信号用配线的比例，所述第一配线层中的所述信号用配线的比例比所述第二配线层中的所述信号用配线的比例大。

(3)一种半导体装置，包括：配线基板；中介部，搭载于所述配线基板的第一面；第一半导体部件，搭载在所述中介部上；第二半导体部件，与所述第一半导体部件并列地搭载在所述中介部上，并且控制所述第一半导体部件；以及多个外部端子，形成于所述配线基板的与所述第一面相反一侧的第二面，所述中介部具有以半导体材料作为母材的基材和配置在所述基材的主面上的多个配线层，所述第一半导体部件和所述第二半导体部件经由所述多个配线层而彼此电连接，所述多个配线层具有第一配线层以及第二配线层，所述第二配线层比所述第一配线层远离所述基材的主面，在俯视视角下，在所述中介部的夹在所述第一半导体部件和所述第二半导体部件之间的第一区域中，在配置于所述第一配线层的多个配线中，构成基准电位的传输路径的一部分的基准电位用配线的比例比构成信号的传输路径的一部分的信号用配线的比例小，在配置于所述第二配线层的多个配线中，所述基准电位用配线的比例比所述信号用配线的比例大。

标号说明

10 配线基板(封装基板)

10b 下表面(表面、安装面)

10s 侧面

10t 上表面(表面、芯片搭载面)

11 焊球(外部端子、电极、外部电极)

12 焊接区(外部端子、电极、外部电极、端子、钎焊连接用焊盘)

13 配线

14 绝缘层

15 通孔配线

16 接合焊盘(端子、芯片搭载面侧端子、电极)

17 绝缘膜

20A、20B、20C、20D、20E、20F、20G、20H、20J 中介部(中继基板)

20b 下表面(表面、安装面)

20s 侧面

20t 上表面(表面、芯片搭载面)

21 硅基板(基材)

21t 主面

22 配线(导体图案)

22A、22B 区域

22CMD 控制信号用配线

22DQ 数据信号用配线

22VS 基准电位用配线(基准电位用导体)

23 绝缘层

24 贯通电极

25、25A、25B 表面电极(电极焊盘、端子)

26 钝化膜

27 背面电极(电极、焊盘、端子)

28 凸点电极

29 有机绝缘层

30 半导体芯片(半导体部件)

30A 存储芯片

30b 背面(主面、下表面)

30B 逻辑芯片

30s 侧面

30t 表面(主面、上表面)

31 硅基板(基材)

31t 主面

32 配线层

33、33A、33B 电极(表面电极、焊盘、端子)

34 钝化膜

35 凸点电极

40 外部设备

50 电源

60 安装基板

B12、B23、B34 分隔距离

CF 电流

CMD 控制信号线(信号线)

CORE1、CORE2 核心电路(主电路)

D1、D2 直径

DQ 数据线(信号线)

DRV1、DRV2 电源电路(驱动电路)

F1、F2 频带

IF1 外部接口电路(输入输出电路、外部输入输出电路)

IF2 内部接口电路(输入输出电路、内部输入输出电路)

M0、M1、M2、M3、M4 配线层

P1、P2 分隔距离

PKG1、PKG2、PKG3、PKG4、PKG5、PKG6、PKG7、PKG8 半导体装置

SIG 信号线

VD1、VD2、VD3 电源线

VS1、VS2 基准电位线。