一种垂直双扩散金属氧化物半导体晶体管及其制作方法与流程

本发明涉及半导体制作领域，尤其涉及一种垂直双扩散金属氧化物半导体晶体管及其制作方法。

背景技术：

随着超大规模集成电路的发展，产生了各种新型功率器件，其中，最具代表性的器件就是垂直双扩散金属氧化物半导体晶体管(VDMOSFET，以下简称VDMOS)。VDMOS具有输入阻抗高、热稳定性高、开关速度快、驱动电流小、动态损耗小、失真小等优点，已广泛应用于各种领域，如：电子调速、逆变器、开关电源、电子开关、高保真音响和电子镇流器等。

传统的平面型VDMOS，由于P/N结轻掺杂区的宽度不足，以至于雪崩击穿尚未发生，而两个耗尽区(源区-体区的P/N结所形成的耗尽区和外延-体区的P/N结所形成的耗尽区)在远低于击穿电压的情况下发生接触，从而产生源漏漏电，即产生穿通现象(Punch Through)，使器件先于击穿的发生而失去阻断的能力。

技术实现要素：

本发明为解决VDMOS由于穿通现象而源漏漏电的问题，提供一种垂直双扩散金属氧化物半导体晶体管及其制作方法。

本发明包括：

一种垂直双扩散金属氧化物半导体晶体管，包括：

第一导电类型半导体衬底；

位于所述第一导电类型半导体衬底之上的第一导电类型外延层；

位于所述第一导电类型外延层之上的栅氧化层；以及，

位于所述栅氧化层之上的多晶硅栅极；

在所述第一导电类型外延层之中设置有第一导电类型源区、第二导电类型体区和第二导电类型埋层；

所述第二导电类型埋层位于所述第一导电类型源区在所述半导体衬底垂直方向上且位于所述第二导电类型体区下方，所述第二导电类型埋层与所述第二导电类型体区相接触，且所述第二导电类型埋层沿所述半导体衬底水平方向的长度小于所述第二导电类型体区沿所述半导体衬底水平方向的长度。

所述第二导电类型埋层的离子掺杂浓度小于所述第二导电类型体区的离子掺杂浓度。

所述第二导电类型埋层沿所述半导体衬底水平方向的长度大于所述第一导电类型源区沿所述半导体衬底水平方向的长度。

所述第二导电类型埋层厚度为2～4μm，横截面的宽度为2～4μm。

所述栅氧化层的厚度为

一种垂直双扩散金属氧化物半导体晶体管的制作方法，包括：

在第一导电类型半导体衬底之上依次形成第一导电类型外延层、栅氧化层和多晶硅栅极；

进行第二导电类型的离子的第一注入形成第二导电类型体区；

进行第二导电类型的离子的第二注入形成第二导电类型埋层；

进行离子驱入，形成沟道；

进行第一导电类型的离子注入，在所述第二导电类型体区内形成第一导电类型源区；

所述第二导电类型埋层位于所述第一导电类型源区在所述半导体衬底垂直方向上且位于所述第二导电类型体区下方，所述第二导电类型埋层与所述第二导电类型体区相接触，且所述第二导电类型埋层延所述半导体衬底水平方向的长度小于所述第二导电类型体区延所述半导体衬底水平方向的长度。

进行第二导电类型的离子的第一注入形成第二导电类型体区；进行第二导电类型的离子的第二注入形成第二导电类型埋层，具体包括：

进行所述第二导电类型的离子的第一注入形成所述第二导电类型体区；

利用光刻胶定义出所述第二导电类型埋层的注入区域；

进行所述第二导电类型的离子的第二注入，在所述第二导电类型体区的下方形成所述第二导电类型埋层；

去除所述光刻胶。

进行第二导电类型的离子的第一注入形成第二导电类型体区；进行第二导电类型的离子的第二注入形成第二导电类型埋层，还包括：

利用光刻胶定义出所述第二导电类型埋层的注入区域；

进行所述第二导电类型的离子的第二注入形成所述第二导电类型埋层；

去除所述光刻胶；

进行所述第二导电类型的离子的第一注入，在所述第二导电类型埋层的上方形成所述第二导电类型体区。

所述第一注入的剂量大于所述第二注入的剂量，所述第一注入的能量小于所述第二注入的能量。

所述进行第一导电类型的离子注入，具体包括：

通过光刻工艺定义出所述第一导电类型源区，注入第一导电类型离子，通过热退火工艺激活注入的离子形成所述第一导电类型源区。

由于两个耗尽区最容易在体区下方接触，本发明实施例提供的垂直双扩散金属氧化物半导体晶体管，在P型体区的下方增加了一部分P型掺杂区域，即P型埋层，使得P型体区的垂直深度增大，从而增加了两个耗尽区之间的距离，增加了两个耗尽区相互接触所需的电压，解决了VDMOS容易产生穿通现象从而源漏漏电的问题，提高了VDMOS的击穿电压，增强了器件的可靠性。另外，只增加一部分P型掺杂区域而不是直接将P型体区的深度增大，避免体区在多晶硅下的横向扩散增加，导致沟道长度增大，进而避免了阈值电压增大、导通 电阻漂移，影响器件的性能的问题。

附图说明

为了更清楚地说明本发明实施例中的技术方案，下面将对实施例描述中所需要使用的附图作简要介绍，显而易见地，下面描述中的附图仅仅是本发明的一些实施例，对于本领域的普通技术人员来讲，在不付出创造性劳动性的前提下，还可以根据这些附图获得其他的附图。

图1为现有技术中VDMOS的剖面结构示意图；

图2为本发明实施例一中VDMOS的剖面结构示意图；

图3为本发明实施例一中VDMOS的制作方法流程的示意图；

图4(a)至图4(g)为本发明实施例二中VDMOS的制作流程中各阶段的结构示意图。

具体实施方式

为了方便起见，以下说明中使用了特定的术语体系，并且这并不是限制性的。措词“左”、“右”、“上”和“下”表示在参照的附图中的方向。措词“向内”和“向外”分别是指朝着以及远离描述的对象及其指定部分的几何中心。术语包括以上具体提及的措词、其衍生物以及类似引入的措词。

传统的平面VDMOS如图1所示，由高浓度掺杂的N型衬底1、轻掺杂的N型外延2、栅氧化层3、多晶硅栅极4、P型体区5和重掺杂N型源区6组成。由于轻掺杂区的宽度不够，器件中的两个耗尽区会在远低于击穿电压的情况下，在P型体区5的下方接触，耗尽区中存在很强的内电场，上下两个耗尽区接触后，会使源区的电子流向漏极，从而产生源漏漏电，进而影响器件的性能。

为了使本发明的目的、技术方案和优点更加清楚，下面将结合附图对本发明作进一步地详细描述，显然，所描述的实施例仅仅是本发明一部份实施例，而不是全部的实施例。基于本发明中的实施例，本领域普通技术人员在没有做 出创造性劳动前提下所获得的所有其它实施例，都属于本发明保护的范围。

具体的，以N型沟道为例进行说明，即第一导电类型为N型，第二导电类型为P型，此时仅为示例，此发明同样适用P型沟道的实施例。

实施例一

如图2所示，为本发明实施例一提供的一种垂直双扩散金属氧化物半导体晶体管的剖面结构示意图，包括：

第一导电类型半导体衬底；

位于所述第一导电类型半导体衬底之上的第一导电类型外延层；

位于所述第一导电类型外延层之上的栅氧化层；以及，

位于所述栅氧化层之上的多晶硅栅极；

在所述第一导电类型外延层之中设置有：第一导电类型源区、第二导电类型体区和第二导电类型埋层；

所述第二导电类型埋层位于所述第一导电类型源区在所述半导体衬底垂直方向上且位于所述第二导电类型体区下方，所述第二导电类型埋层与所述第二导电类型体区相接触，且所述第二导电类型埋层沿所述半导体衬底水平方向的长度小于所述第二导电类型体区沿所述半导体衬底水平方向的长度。

本发明实施例一提供的垂直双扩散金属氧化物半导体晶体管，在P型体区的下方增加了P型埋层，使得P型轻掺杂的垂直深度增大，从而增加了两个耗尽区之间的距离，增加了两个耗尽区相互接触所需的电压，解决了VDMOS容易产生穿通现象从而源漏漏电的问题，提高了VDMOS的击穿电压，增强了器件的可靠性。另外，只增加一部分P型掺杂区域而不是直接将P型体区的深度增大，避免体区在多晶硅下的横向扩散增加，导致沟道长度增大，进而避免了阈值电压增大、导通电阻漂移，影响器件的性能的问题。

较佳地，所述第二导电类型埋层的离子掺杂浓度小于所述第二导电类型体区的离子掺杂浓度。离子注入形成埋层和体区之后，需对注入的离子进行驱入，若埋层的离子掺杂浓度过大，经过热过程，会对体区产生影响，改变体区的离 子掺杂浓度，影响到器件的性能，且埋层会横向扩散，进而影响到中间的沟道。

较佳地，所述第二导电类型埋层沿所述半导体衬底水平方向的长度大于所述第一导电类型源区沿所述半导体衬底水平方向的长度。

具体地，所述第二导电类型埋层厚度为2～4μm，横截面的宽度为2～4μm。

较佳地，所述栅氧化层的厚度为所述栅氧化层的厚度可根据实际需要进行设定，厚度不宜太厚，否则会使得大部分的注入离子滞留在该氧化层中，或者使注入的离子在N型外延层中的注入深度太浅；厚度也不宜太薄，否则无法起到阻碍作用，且栅氧化层厚度太薄会使器件在高压的情况下，容易被击穿。

本发明实施例一还提供一种垂直双扩散金属氧化物半导体晶体管的制作方法，如图3所示，包括：

S11：在第一导电类型半导体衬底之上依次形成第一导电类型外延层、栅氧化层和多晶硅栅极；

S12：进行第二导电类型的离子的第一注入形成第二导电类型体区；

S13：进行第二导电类型的离子的第二注入形成第二导电类型埋层；

S14：进行离子驱入，形成沟道；

S15：进行第一导电类型的离子注入，在所述第二导电类型体区内形成第一导电类型源区；

所述第二导电类型埋层位于所述第一导电类型源区在所述半导体衬底垂直方向上且位于所述第二导电类型体区下方，所述第二导电类型埋层与所述第二导电类型体区相接触，且所述第二导电类型埋层延所述半导体衬底水平方向的长度小于所述第二导电类型体区延所述半导体衬底水平方向的长度。

本发明实施例一对体区和埋层的注入离子同时驱入，使得纵向和横向都产生了扩散，尤其横向扩散，使得体区和埋层的一部分延伸到多晶硅栅极下方，进而形成了沟道，同时，由于纵向扩散，使得体区下部分和埋层的上部分接触甚至重叠，起到阻止耗尽区接触的作用。

栅氧化层不仅起到隔离多晶硅栅极和N型外延层的作用，还在注入离子的过程中起到阻碍作用，注入离子在通过栅氧化层再进入N型外延层时，离子的注入方向将是随机的，因此可以有效控制离子的射程。

较佳地，所述第一注入的剂量大于所述第二注入的剂量，所述第一注入的能量小于所述第二注入的能量。

体区和埋层的离子掺杂浓度由注入的剂量控制，而注入的深度由能量控制，注入的能量越大，进入N型外延层中的深度就越深。

较佳地，进行第二导电类型的离子的第一注入形成第二导电类型体区；进行第二导电类型的离子的第二注入形成第二导电类型埋层，具体包括：

第一步：进行所述第二导电类型的离子的第一注入形成所述第二导电类型体区；

第二步：利用光刻胶定义出所述第二导电类型埋层的注入区域；

第三步：进行所述第二导电类型的离子的第二注入，在所述第二导电类型体区的下方形成所述第二导电类型埋层；

第四步：去除所述光刻胶。

注入体区可以不用光刻胶定义其注入区域，体区的注入区域是在多晶硅栅极两侧的外延层中，注入到多晶硅栅极中的P型离子被中和，多晶硅栅极起到了阻挡的作用，其下方的外延层中不会被注入P型离子，且由于多晶硅栅极为N型重掺杂，而体区为P型轻掺杂，P型注入对多晶硅栅极的影响可以忽略。因此，利用多晶硅栅极代替光刻胶定义P型体区的注入区域，可以简化工艺步骤，节省生产成本。

进一步地，体区和埋层注入的顺序可以调换。所述进行第二导电类型的离子的第一注入形成第二导电类型体区；进行第二导电类型的离子的第二注入形成第二导电类型埋层，具体包括：

一：利用光刻胶定义出所述第二导电类型埋层的注入区域；

二：进行所述第二导电类型的离子的第二注入形成所述第二导电类型埋 层；

三：去除所述光刻胶；

四：进行所述第二导电类型的离子的第一注入，在所述第二导电类型埋层的上方形成所述第二导电类型体区。

较佳地，所述进行第一导电类型的离子注入，具体包括：

通过光刻工艺定义出所述第一导电类型源区，注入第一导电类型离子，通过热退火工艺激活注入的离子形成所述第一导电类型源区。

实施例二

下面以N型半导体为例，详细描述本发明的技术方案。如图4(a)～4(g)所示，为本发明实施例二公开的VDMOS的制作流程中各阶段的结构示意图。

如图4(a)，在N型衬底1上生成N型外延层2，形成的N型外延层2的厚度为30～100μm，在N型外延层2上利用热氧化工艺制作栅氧化层3，厚度为

如图4(b)，在栅氧化层3上，形成多晶硅栅极4。

具体地，利用低压化学气相沉积在栅氧化层3上生成多晶硅层，厚度为对多晶硅层进行光刻刻蚀，形成宽度为0.25～1.0μm的多晶硅栅极4。

如图4(c)，注入P型离子作为体区5。注入离子为硼(元素符号B)，剂量为1×10¹³～1×10¹⁴个离子/cm²，能量为80keV～120keV，在多晶硅栅极4的两侧的N型外延层2中形成P型体区5。

进行第二次P型离子注入，形成埋层7，如图4(e)。

具体地，如图4(d)，涂布光刻胶8，利用光刻版刻蚀光刻胶8，定义埋层7注入区域，注入硼离子，注入的剂量为1×10¹²～1×10¹³个离子/cm²，能量为100keV～200keV，使得在体区下方、多晶硅栅极的左右两侧的部分区域形成埋层7。最后去除光刻胶8。

如图4(f)，对P型离子进行驱入。驱入温度为900～1200℃，时间为50～200min，同时，通入氮气(N₂)，流量为8～12L/min，通入氧气(O₂)，流量为0.04～0.2L/min。最后形成P型体区，厚度为2～5μm；形成P型埋层7，厚度为2～4μm，横截面的宽度为2～4μm。

如图4(g)，在P型体区中形成N型源区6。通过光刻刻蚀工艺，定义出N型源区6，注入离子为砷(As)，注入剂量为1×10¹⁵～1×10¹⁶个离子/cm²，能量为50keV～120keV，之后进行热退火激活注入离子，热退火的温度为800～950℃，时间为30～60min。

完成之后，进一步生长介质层、形成接触孔和正面金属、进行背面减薄以及背面金属溅镀等，这些都是传统工艺，在此不做赘述。

尽管已描述了本发明的优选实施例，但本领域内的技术人员一旦得知了基本创造性概念，则可对这些实施例作出另外的变更和修改。所以，所附权利要求意欲解释为包括优选实施例以及落入本发明范围的所有变更和修改。

显然，本领域的技术人员可以对本发明进行各种改动和变型而不脱离本发明的精神和范围。这样，倘若本发明的这些修改和变型属于本发明权利要求及其等同技术的范围之内，则本发明也意图包含这些改动和变型在内。