芯片封装结构的制作方法

本发明涉及一种封装结构，尤其涉及一种芯片封装结构。

背景技术：

目前，为了符合不同封装结构的特性需求，已发展出多种不同的封装技术，其中一种发展良好的封装技术为芯片级封装(chip scale package，CSP)技术。此芯片级封装技术可降低封装结构的尺寸，使其仅微大于原本的芯片尺寸。

以图像感测芯片的封装结构为例，透光基板配置在图像感测芯片上，且图像感测芯片与透光基板之间通常会通过接合层相互接合。此外，图像感测芯片中的接垫或其他线路层通常会通过重配置线路层而导引至图像感测芯片的背面，以利图像感测芯片的信号读出，在此封装架构下，图像感测芯片中的接垫或其他线路层会同时承受来自于其下方的重配置线路层以及其上方的接合层的应力，因此图像感测芯片中的接垫或其他线路层会因应力而出现隆起而损坏(造成开路)，导致图像感测芯片的信号无法顺利被读出，进而导致图像感测芯片的封装良率无法有效被提升。

技术实现要素：

本发明提供一种芯片封装结构，其可降低芯片受到应力影响而受损的机率。

本发明的一种芯片封装结构，包括芯片、透光基板及接合层。芯片具有相对的主动面及背面且包括多个接垫。主动面包括感测区及围绕感测区的周边区，接垫位于周边区。透光基板配置于芯片的主动面上。接合层位于芯片的周边区与透光基板之间，且包括多个覆盖区及多个应力释放孔，其中覆盖区覆盖接垫，且至少一部分的应力释放孔环绕在对应的覆盖区的至少三侧。

在本发明的一实施例中，上述的各应力释放孔的形状为具有导角的矩形。

在本发明的一实施例中，上述的各接垫的其中一边的长度为A，投影接垫的边旁的应力释放孔的长边的长度为B，应力释放孔的长边的长度B与接垫的边的长度A的比值在0.5至0.9之间。

在本发明的一实施例中，上述的各接垫的另一边的长度为A2，投影至接垫的此边旁的应力释放孔的短边的长度为B2，应力释放孔的短边的长度B2与接垫的此另一边的长度A2的比值在0.2至0.5之间。

在本发明的一实施例中，上述的各应力释放孔的短边的长度不小于20μm。

在本发明的一实施例中，上述位于各覆盖区旁的应力释放孔的总面积与对应的覆盖区的面积的比值不大于0.3。

在本发明的一实施例中，上述的应力释放孔分布于整个接合层中。

在本发明的一实施例中，上述的在接合层的其中相对的两边中，应力释放孔沿相同方向延伸。

在本发明的一实施例中，上述的接合层包括分离的第一区与第二区，且第一区环绕第二区。

在本发明的一实施例中，上述在接合层的第二区中，位于各边上的应力释放孔沿相同方向延伸。

在本发明的一实施例中，上述的接合层在第一区的其中一边与第二区相对应的一边中分别具有朝彼此的方向延伸且交错的延伸部。

基于上述，本发明的芯片封装结构的接合层包括覆盖接垫的覆盖部，接合层还具有位于覆盖部旁的应力释放孔，至少一部分的应力释放孔环绕对应的覆盖部的至少三侧，以释放接合层与芯片的周边区之间的应力，进而降低接垫受到拉应力隆起而使芯片受损的机率。此外，由于应力释放孔相对于覆盖部的尺寸在一定的范围之内，芯片封装结构的接合层仍能够保有足够的接合效果。

为让本发明的上述特征和优点能更明显易懂，下文特举实施例，并配合所附图式作详细说明如下。

附图说明

图1是依照本发明的一实施例的一种芯片封装结构的剖面示意图；

图2是图1的芯片封装结构的接合层的示意图；

图3是图2的局部放大示意图；

图4是依照本发明的另一实施例的一种芯片封装结构的接合层的示意图；

图5是依照本发明的另一实施例的一种芯片封装结构的接合层的示意图；

图6是依照本发明的另一实施例的一种芯片封装结构的接合层的示意图。

附图标记说明：

A1、A2、B1、B2、C1、C2：长度；

100：芯片封装结构；

120：芯片；

121：重配置线路层；

122：主动面；

123：直通硅晶穿孔；

124、224、324：感测区；

125：内连线层；

125a：介电层；

125b：线路层；

126：周边区；

128：背面；

129：接垫；

130：透光基板；

140、240、340、440：接合层；

141、241：覆盖区；

142、242、342、442：应力释放孔；

142a：长边；

142b：短边；

150：焊球；

344、444：第一区；

346、446：第二区；

444a、446a：延伸部。

具体实施方式

图1是依照本发明的一实施例的一种芯片封装结构的剖面示意图。请参阅图1，本实施例的芯片封装结构100包括芯片120、透光基板130、接合层140及多个焊球150。在本实施例中，芯片120为图像感测芯片，但芯片120的形式以及种类不以此为限制。

在本实施例中，芯片120具有相对的主动面122及背面128。主动面122包括位于中央的感测区124及围绕感测区124的周边区126。芯片120包括多个直通硅晶穿孔(Through-Silicon Via,TSV)123、连接于直通硅晶穿孔123的内连线层(interconnection layer)125、连接于内连线层125的多个接垫129以及连接于直通硅晶穿孔123且位于背面128的多个重配置线路层(RDL)121。

如图1所示，内连线层125包括堆叠的多层介电层125a与多层线路层125b。接垫129连接于其中一层线路层125b并外露于周边区126。在本实施例中，接垫129的材质例如是铝，但也可以是其他适当的金属或是合金。焊球150连接于芯片120的背面128上的重配置线路层121。

透光基板130配置于芯片120的主动面122上。在本实施例中，透光基板130可为玻璃基板，但透光基板130的种类并不以此为限制。

接合层140位于芯片120的周边区126与透光基板130之间，以接合芯片120与透光基板130。在本实施例中，接合层140由液态光学透明胶(DAM)固化而成，但接合层140的材料与形成方式并不以此为限制。接合层140包括多个覆盖区141。在本实施例中，覆盖区141分别覆盖于芯片120的接垫129上，且各覆盖区141的形状与接垫129的形状相类似，而各覆盖区141的尺寸可略大于其所覆盖的接垫129的尺寸。

图2是图1的芯片封装结构的接合层的示意图。如图2所示，本实施例的接合层140还包括多个应力释放孔142，应力释放孔142环绕覆盖区141的至少三侧。更具体地说，各个覆盖区141有至少三侧均被应力释放孔142所围绕。在图2中，各个覆盖区141的其中三侧均被单一个长条状的应力释放孔142所围绕，但在其他实施例中，在每个覆盖区141的这三侧中，各侧 也可以被多个应力释放孔142所围绕，各侧的应力释放孔142的形状与数量并不以此为限制。此外，本实施例不限定每个覆盖区141都必须有三侧被应力释放孔142所环绕，具体而言，仅部分的覆盖区141的三侧被应力释放孔142所环绕时，也为本发明所欲涵盖的范畴。

由于芯片120会分别承受上方的接合层140与背面128的重配置线路层121的拉应力，为了降低上下方的应力拉扯而使得芯片120内部的线路断裂的机率。在本实施例中，芯片封装结构100的接合层140包括覆盖于接垫129的覆盖区141，并且，通过在接合层140中制作出多个应力释放孔142，且应力释放孔142分别靠近且环绕覆盖区141的至少三侧，以释放接合层140与芯片120的周边区126之间的应力。如此一来，可降低芯片120受到上方的接合层140的应力拉扯，而使得芯片120的接垫129隆起的机率。值得一提的是，此结构特别适用于以低介电值(Low K)制程制作出的芯片，且接垫129之间的间隙小于100μm的芯片。

需说明的是，一般而言，由于接垫129与芯片120边缘的距离(也就是在图2中，位于右方的接垫129与芯片120的右缘之间的距离)相当靠近(约10μm至20μm之间)，因此，接合层140在对应于接垫129在与芯片120边缘之间的区域没有足够的空间可以配置应力释放孔142，应力释放孔142仅配置在接垫129的另外三侧。但在其他实施例中，若是接垫129与芯片120边缘存在足够的距离与空间，接合层140在对应于接垫129在与芯片120边缘之间的区域也可以配置应力释放孔142，而使得应力释放孔142在芯片120的背面128上的投影能够环绕接垫129的四周。

图3是图2的局部放大示意图。如图3所示，在本实施例中，各应力释放孔142的形状为具有导角的矩形，以具有较佳的降低应力集中的效果。当然，在其他实施例中，应力释放孔142的形状也可以是圆形、椭圆形等其他适合的形状，并不以上述为限制。

实际制造上，应力释放孔142的尺寸可被限制在一定的范围之内。详细而言，若应力释放孔142的尺寸太小，可能会在制程上较为困难(例如黄光显影不良)，或者，在透光基板130与芯片120在接合的过程中，接合层140受到挤压而发生应力释放孔142消失或无法产生明显应力释放作用的状况。因此，在本实施例中，各应力释放孔142的短边142b的长度不小于20μm。 反之，若应力释放孔142的尺寸太大，则压缩到接合层140实际上所占据的空间，而降低了芯片120与透光基板130之间的接合强度。因此，各接垫129旁的应力释放孔142的所占据的总面积与接合层140的面积的比值以不大于0.3(即30％)为佳。

此外，如图3所示，在本实施例中，若各覆盖区141的其中一边的长度为A1，另一边的长度为A2。对位于覆盖区141旁的应力释放孔142而言，在图3中，位于上方的应力释放孔142的长边142a的长度为B1，且此应力释放孔142的短边142b的长度为B2，则图面的上方的应力释放孔142的长边142a的长度B1与覆盖区141上对应的边的长度A1的比值在0.5至0.9之间，且此应力释放孔142的短边142b的长度B2与覆盖区141的另一边的长度A2的比值在0.2至0.5之间。

同样地，位于左方的应力释放孔142的长边142a的长度为C1，且此应力释放孔142的短边142b的长度为C2，则图面的左方的应力释放孔142的长边142a的长度C1与覆盖区141上对应的边的长度A2的比值在0.5至0.9之间，且此应力释放孔142的短边142b的长度C2与覆盖区141的另一边的长度A1的比值在0.2至0.5之间。

在本实施例中，通过限定应力释放孔142的尺寸在一定的范围之中，而使得接合层140既能够提供足够的接合效果，又能够达到释放与芯片120之间的应力的效果。

图4是依照本发明的另一实施例的一种芯片封装结构的接合层的示意图。请参阅图4，同样地，感测区224在接合层240所在的平面上的投影被接合层240所围绕。本实施例的接合层240与前一实施例的接合层140的主要差异在于，在前一实施例中，接合层140的应力释放孔142只位于覆盖区141的其中三侧。在本实施例中，这些应力释放孔242除了位于对应于覆盖区241旁的位置之外，还分布于接合层240的其他位置，也就是说，应力释放孔242遍布于整圈的接合层240中。此外，在本实施例中，在接合层240的其中相对的两边中(以图4来说是指接合层240的上下两边)的应力释放孔242的长边均沿相同方向延伸。

图5是依照本发明的另一实施例的一种芯片封装结构的接合层的示意图。请参阅图5，本实施例的接合层340与前一实施例的接合层240的主要 差异在于，图5的接合层340包括分离的第一区344与第二区346，第一区344环绕第二区346，感测区324在接合层340所在的平面上的投影被分别被第一区344与第二区346所围绕。

在本实施例中，应力释放孔342呈长条形，在接合层340的第二区346中，位于各边上的应力释放孔342的长边沿相同方向延伸。在接合层340的第二区346的其中相对的两边的应力释放孔342的长边均沿相同方向延伸。并且，在接合层340的第二区346的相邻两边中，应力释放孔342的长边的延伸方向垂直。更具体地说，图5的接合层340的第二区346的上下两边的应力释放孔342的长边是沿上下方向延伸，图5的接合层340的第二区346的左右两边的应力释放孔342的长边是沿左右方向延伸。

图6是依照本发明的另一实施例的一种芯片封装结构的接合层的示意图。请参阅图6，应力释放孔442遍布于接合层440的第一区444与第二区446中。本实施例的接合层440与前一实施例的接合层340的主要差异在于，接合层440在第一区444的其中一边与第二区446相对应的一边中分别具有朝彼此的方向延伸且交错的延伸部444a、446a。

详细地说，接合层440在第一区444的图面下方的边具有朝上延伸的延伸部444a，且接合层440在第二区446的图面下方的边具有朝下延伸的延伸部446a，第一区444的延伸部444a与第二区446的延伸部446a呈现交叉且错开的方式排列。

综上所述，本发明的芯片封装结构的接合层包括覆盖接垫的覆盖部，各覆盖区的形状与尺寸实质上等于所覆盖的接垫的形状与尺寸，接合层还具有位于覆盖部旁的应力释放孔，至少一部分的应力释放孔环绕对应的覆盖部的至少三侧，以释放接合层与芯片的周边区之间的应力，降低接垫受到拉应力隆起而使芯片受损的机率。此外，由于应力释放孔相对于覆盖部的尺寸在一定的范围之中，芯片封装结构的接合层仍能够保有足够的接合效果。

最后应说明的是：以上各实施例仅用以说明本发明的技术方案，而非对其限制；尽管参照前述各实施例对本发明进行了详细的说明，本领域的普通技术人员应当理解：其依然可以对前述各实施例所记载的技术方案进行修改，或者对其中部分或者全部技术特征进行等同替换；而这些修改或者替换，并不使相应技术方案的本质脱离本发明各实施例技术方案的范围。