半导体存储器及其制造方法与流程

本发明涉及半导体领域，尤其涉及一种半导体存储器及其制造方法，特别是对MTP(Multi-Time Programmable，可多次编程)存储器。

背景技术：

随着电子设备性能需求的不断提高，MTP存储器被越来越广泛地作为各电子设备的存储器件而被使用。MTP存储器具有可多次数据的存入、读取和擦除等动作，无需持续地施加电能就可以存储数据且存储的数据在断电后不会消失，并且通过施加一定的电压就能实现数据的擦除。

图1A为传统的MTP存储器的俯视图，图1B为图1中沿A-A’方向的结构剖面图。传统的MTP存储器为双晶体管器件，包括半导体衬底100；位于所述半导体衬底100内形成有器件隔离结构101，所述器件隔离结构101定义出有源区103；单元MTP存储器102还包括选择栅极104、浮置栅极105、隧穿氧化层106、侧壁层107、源极区109和漏极区108。

以P型传统MTP存储器为例，在所述MTP存储器进行编程时，通过对选择栅极104施加一定电压，选择相应单位存储器；所述浮置栅极105接正压，电子由浮置栅极105的隧穿氧化层106下的导电沟道110中跃迁至浮置栅极105内，进而完成数据的写入动作；对所述复制栅极105施加负电压，电子由浮置栅极105中经由隧穿氧化层106隧穿至导电沟道110中以完成数据的擦除工作。

但是此工艺下的MTP存储器，直接对所述浮置栅极105施加电压，仅通过沟道纵向电场以实现数据存储的功能。所述施加的电压为8兆伏特每平方厘米以上，反应速度较慢，为2-10毫秒以上，且隧穿氧化层106越厚，所需施加的电压越大，存储器的反应速率越慢，影响存储器的数据读取能力；同时，所述浮置栅极105表面无保护层，存储的电荷容易流失从而减弱了存储器的数据存储能力。

进一步，逻辑区域的器件需通过接触孔及金属层对其他电路或外部电路进行连接，但随着器件的小型化发展，在有源区表面形成接触孔的工艺也不断受到挑战，接触孔距栅极的间距控制以及有源区区域是否可以完全覆盖接触孔区域均成为了器件小型化发展中需突破的工艺问题。

技术实现要素：

本发明解决的问题是提供一种半导体存储器及其制造方法，可以有效地降低工作电压、加快存储器的读写速率、提高存储器的数据存储能力，同时有利于器件的小型化发展。

为解决上述问题，本发明提供一种半导体存储器的制造方法。包括如下步骤：

提供一半导体衬底，所述半导体衬底包括若干存储单元区，各存储单元区包括隔离区和有源区；

在存储单元区的所述有源区的半导体衬底上形成隧穿氧化层；

在各存储单元区的所述隧穿氧化层表面形成相应的选择栅极及浮置栅极，所述选择栅极形成于有源区，所述浮置栅极形成于有源区和隔离区，且所述选择栅极和浮置栅极间相互间隔；

在隔离区的所述浮置栅极的表面形成栅间介质层；

在所述栅间介质层表面形成控制栅极；

向所述有源区的半导体衬底内注入离子，于所述选择栅极和浮置栅极内形成源漏极。

可选的，所述栅间介质层为单层结构或叠层结构。

可选的，所述栅间介质层为单层结构，所述栅间介质层为氧化硅层。

可选的，所述栅间介质层为单层结构，形成所述氧化硅层的工艺为化学气相沉积法。

可选的，所述栅间介质层为叠层结构，所述栅间介质层为氧化硅层和氮化硅层构成的双层结构或所述栅间介质层为氧化硅层和氮化硅层和氧化硅层 构成的三层结构。

可选的，所述栅间介质层为叠层结构，形成所述氧化硅层和氮化硅层的工艺为化学气相沉积法。

可选的，所述选择栅极、浮置栅极和控制栅极的材料为多晶硅。

可选的，形成所述选择栅和浮置栅极的工艺为：

在所述隧穿氧化层表面形成多晶硅层；

在所述多晶硅层表面形成掩膜层；

图形化所述掩膜层，暴露出部分多晶硅层表面，所述图形化的掩膜层的形状、尺寸和位置与后续形成的选择栅极和浮置栅极的形状、尺寸和位置相同；

以所述图形化的掩膜层为掩膜，沿暴露的多晶硅层区域刻蚀所述多晶硅层直至露出所述半导体衬底表面，形成位于同一平面的选择栅极和浮置栅极。

可选的，形成所述控制栅极的工艺为：

在所述半导体衬底上形成栅间介质层，所述栅间介质层覆盖所述选择栅极和浮置栅极；

在所述栅间介质层表面形成多晶硅层；

在所述多晶硅层表面形成掩膜层；

图形化所述掩膜层，暴露出部分多晶硅层表面，所述图形化的掩膜层的形状、尺寸和位置与后续形成的控制栅极的形状、尺寸和位置相同；

以所述图形化的掩膜层为掩膜，沿暴露的多晶硅层区域依次刻蚀所述多晶硅层和栅间介质层直至露出所述浮置栅极的表面，形成位于隔离区的所述浮置栅极表面的控制栅极。

可选的，形成所述控制栅极的多晶硅层的工艺为炉管生长法。

可选的，形成所述控制栅极的多晶硅层的工艺温度为500℃-700℃。

可选的，刻蚀所述多晶硅层的工艺为等离子体干法刻蚀工艺。

可选的，所述选择栅极的厚度与所述控制栅极的厚度比为2:1至1:1，所述浮置栅极的厚度与所述控制栅极的厚度比为2:1至1:1。

可选的，还包括：在所述浮置栅极、控制栅极和选择栅极侧壁形成侧壁层。

可选的，还包括：在形成所述源漏极后，在所述控制栅极以外的部分有源区形成自对准金属硅化物层。

本发明还提供一种半导体存储器，包括：

半导体衬底，所述半导体衬底包括若干存储单元区，各存储单元区包括隔离区和有源区；

隧穿氧化层，位于各存储单元区的所述有源区上；

选择栅极，位于有源区的所述隧穿氧化层表面上；

浮置栅极，位于有源区和隔离区的所述隧穿氧化层表面上，且所述选择栅极及所述浮置栅极间相互间隔；

栅间介质层，位于隔离区的所述浮置栅极表面上；

控制栅极，位于所述栅间介质层表面上；

源漏极，位于有源区的所述选择栅极和浮置栅极下方的半导体衬底内。

与现有技术相比，本发明的技术方案具有以下优点：

本发明的技术方案中，采用在浮置栅极表面形成控制栅极。通过沟道热空穴引诱热电子(CHHIHE)工艺，沟道横向电场和纵向电场同时作用，经离子碰撞后产生更多的热电子，所述热电子通过纵向电场，更快地通过隧穿氧化层进入浮置栅极中从而实现数据存储功能，大大降低了存储器的工作电压，加快了存储器的反应速率，该反应速率仅为10微秒至20微秒。此外，如果所述控制栅位于有源区的浮置栅极表面，一旦在所述控制栅极上加压，将导致所有器件发生连通，包括本不应连通的器件，从而引起器件电性能的偏移，甚至引起器件损坏，因此所述控制栅极只形成于存储单元区的隔离区。

进一步，在浮置栅极和控制栅极之间形成单层结构或叠层结构的栅间介 质层。当所述栅间介质层为单层结构时，所述栅间介质层为氧化硅层；当所述栅间介质层为叠层结构时，所述栅间介质层为氧化硅层和氮化硅层构成的双层结构或氧化硅层和氮化硅层和氧化硅层构成的三层结构。氧化硅层或氮化硅层都可作为绝缘层，防止浮置栅极中储存的电荷流失进而引起存储器的数据存储能力减弱，也都可与所述浮置栅极和控制栅极形成电容；同时，氮化硅层具有更高的电子介电常数，在相同物理厚度下，氮化硅层的典型厚度接近氧化硅层的2倍，相比氧化硅层，电子要穿过氮化硅层需要更多的能量，而氮化硅层具有较大的应力，需要搭配氧化硅层以减小应力，从而更容易和浮置栅极和控制栅极匹配以形成性能更好的电容结构。

更进一步，所述控制栅极不仅在存储器区的浮置栅极表面形成，还在逻辑区器件的栅极侧壁、有源区表面和浅沟槽隔离区表面形成。传统工艺中，接触孔和第一金属层作为连接器件有源区和器件栅极之间或器件与器件之间的媒介层，接触孔距栅极的间距以及接触孔是否完全位于器件有源区的区域内均成为影响器件电性能及良率的重要因素，接触孔的尺寸直接限制了器件有源区尺寸的小型化发展；而本发明的方案中，所述控制栅极作为连接器件有源区与器件栅极之间、器件与器件之间的媒介层，不需考虑接触孔位于有源区的位置，利于器件有源区尺寸的减小，进而促进了器件的小型化发展。

附图说明

图1A是传统半导体存储器的俯视图。

图1B是图1A中沿A-A’线的结构剖面图。

图2A是本发明实施例的半导体存储器的俯视图。

图2B是图2A中沿A-A’线的结构剖面图。

图2C是图2A中沿B-B’线的结构剖面图。

图3至图4是本发明实施例的半导体存储器制造方法各步骤沿A-A’线的结构剖面图。

图5至图7是本发明实施例的半导体存储器制造方法各步骤沿B-B’线的结构剖面图。

具体实施方式

传统半导体存储器的工作原理为直接在浮置栅极上施加电压，通过沟道纵向电场将沟道中的电荷经隧穿氧化层注入进浮置栅极中，具有工作电压高，反应速率慢的缺陷；同时浮置栅极表面无保护层，被注入的电荷容易通过所述浮置栅极表面流失，从而减弱了存储器的数据存储能力。

经过本发明的发明人的研究和分析，发现采用在浮置栅极表面依次形成栅间介质层和控制栅极可解决传统半导体存储器的性能缺陷。以P型器件为例，对控制栅极施加-0.7伏至-2.3伏的负电压，所述电压范围下可产生较多的热电子，通过沟道热空穴引诱热电子(CHHIHE)工艺，沟道横向电场和纵向电场同时作用，经离子碰撞后产生更多的热电子，促进热电子更快地通过隧穿氧化层进入浮置栅极中以实现数据存储功能，大大降低了存储器的工作电压，加快了存储器的反应速率；而在浮置栅极表面和控制栅极之间形成的栅间介质层作为浮置栅极的保护层，防止因浮置栅极中的电荷流失而引起的存储器数据存储能力减弱。此外，当控制栅极位于有源区的浮置栅极表面时，一旦在所述控制栅极上加压，将导致所有器件发生连通，包括本不应连通的器件，从而引起器件电性能的偏移，甚至引起器件损坏，因此所述控制栅极位于隔离区的所述浮置栅极表面上。

经过本发明的发明人的进一步研究，本发明的技术方案中所需形成的控制栅极同时还在逻辑区器件的栅极侧壁、有源区表面和浅沟槽隔离区表面形成，所述控制栅极作为逻辑区器件有源区与器件栅极之间、器件与器件之间的连接媒介层，不需考虑接触孔位于有源区的位置，避免了接触孔的尺寸对有源区尺寸的限制，进而促进了器件小型化的发展趋势。

图2A为本发明实施例的半导体存储器的俯视图。图2B是图2A中沿A-A’线的结构剖面图。图2C是图2A中沿B-B’线的结构剖面图。

为使本发明的上述目的、特征和优点能够更为明显易懂，下面结合附图对本发明的具体实施例做详细的说明。

图3至图4是本发明实施例的半导体存储器制造方法各步骤沿A-A’线的结构剖面图。

图5至图7是本发明实施例的半导体存储器制造方法各步骤沿B-B’线的结构剖面图。

参考图3，提供半导体衬底200，所述半导体衬底200含硅，所述半导体衬底包括若干存储单元区，各存储单元区包括隔离区和有源区。对所述半导体衬底200进行离子注入工艺，在所述半导体衬底200内形成N型阱或P型阱205(参考图2A)；通过浅沟槽隔离工艺在所述半导体衬底200内形成沟道并填充隔离介质层后形成隔离区211(参考图2C)，所述浅槽隔离结构定义出器件的有源区201(参考图2A)。在所述存储单元区的所述半导体衬底200上依次形成隧穿氧化层209和多晶硅层214。

本实施例中，所述隧穿氧化层209可以为氧化硅层，形成所述隧穿氧化层209的工艺为热氧化生长法，反应气体可以为氧化亚氮或者氧化亚氮和氧气的混合气体或者氧化亚氮、氧气和惰性气体的混合气体。本实施例中，所述反应气体为氧化亚氮，形成隧穿氧化层209的具体工艺可以为：在热氧气环境下氧化亚氮对半导体衬底200进行氧化，在所述半导体衬底200上形成隧穿氧化层209，所述热氧化环境的温度为700℃-1100℃，压力为5托-780托，反应时间为5秒-60秒，反应气体氧化亚氮的气体流量为5slm-15slm。

本实施例中，形成所述多晶硅层214的工艺为炉管生长法，反应气体为硅源气体。在本实施例中，以硅烷作为反应气体形成多晶硅层214，反应气体流量为100sccm-500sccm，反应时间为10毫秒-60毫秒，反应温度为500℃-700℃，压力为0.1Torr-300Torr。

参考图4，在多晶硅层214(如图3所示)表面形成图形化的掩膜层215，以所述图形化的掩膜层215为掩膜，沿暴露的多晶硅层区域依次刻蚀所述多晶硅层214(如图3所示)和隧穿氧化层209(如图3所示)，形成位于同一平面的选择栅极202和浮置栅极203。

本实施例中，形成选择栅极202和浮置栅极203的工艺具体可以为：在多晶硅层214(如图3所示)表面形成掩膜层215，图形化所述掩膜层215至暴露出部分多晶硅层214表面，所述图形化的掩膜层的形状、尺寸和位置与后续形成的选择栅极和浮置栅极的形状、尺寸和位置相同；以图形化的掩膜 层215为掩膜，沿暴露的多晶硅层区域，采用等离子体干法刻蚀工艺依次刻蚀所述多晶硅层214和隧穿氧化层209直至露出所述半导体衬底200表面，形成位于同一平面的选择栅极202和浮置栅极203；所述选择栅极形成于有源区，所述浮置栅极形成于有源区201(参考图2A)和隔离区211(参考图2C)，且所述选择栅极202和浮置栅极203间相互间隔。形成选择栅极202和浮置栅极203后，通过湿法或离子灰化工艺去除所述图案化的掩膜层215。

本实施例中，所述等离子体干法刻蚀工艺所采用的主要刻蚀气体为氯气和溴化氢，以氦气和氧气的混合气体作为辅助气体，氯气流量为45sccm-50sccm，溴化氢气体流量为120sccm-150sccm，氦气和氧气的气体总流量为4sccm-8sccm，其中，氦气和氧气的混合气体中氦气和氧气的流量比为7:3。

参考图5，在隔离区211(参考图2C)的所述浮置栅极203表面形成栅间介质层212，在所述栅间介质层212表面形成控制栅极204。

本实施例中，形成在所述控制栅极204的工艺具体可以为：在所述半导体衬底200上形成栅间介质层212，所述栅间介质层212覆盖所述选择栅极202(如图4所示)和浮置栅极203；在所述栅间介质层212表面形成多晶硅层，然后在所述多晶硅层表面形成掩膜层；图形化所述掩膜层，暴露出部分多晶硅层，所述图形化的掩膜层的形状、尺寸和位置与后续形成的控制栅极204的形状、尺寸和位置相同；以所述图形化的掩膜层为掩膜，沿暴露的多晶硅层区域采用等离子体干法刻蚀工艺依次刻蚀所述多晶硅层和栅间介质层212直至露出所述浮置栅极203的表面，形成位于隔离区211(参考图2C)的所述浮置栅极203表面的控制栅极204。

本实施例中，所述栅间介质层212和控制栅极204位于隔离区211(参考图2C)所述浮置栅极203表面。当所述控制栅极204位于有源区201(参考图2A)的浮置栅极203表面时，一旦在所述控制栅极204上加压，将导致所有器件发生连通，包括不应相连通的器件，从而引起器件电性能的偏移，甚至引起器件损坏。

由于所述控制栅极204不仅在存储器区域的浮置栅极203表面形成，还在逻辑区器件的栅极侧壁、有源区表面和隔离区表面形成，所述控制栅极204 作为连接器件有源区与器件栅极之间、器件与器件之间的媒介层，对于逻辑区的器件，可以不需考虑接触孔位于有源区的位置，利于器件有源区尺寸的减小，进而促进了器件的小型化发展。

本实施例中，所述栅间介质层212可以单层结构或者叠层结构。当所述栅间介质层212为单层结构时，所述栅间介质层212为氧化硅层；当所述栅间介质层212为叠层结构时，所述栅间介质层212为氧化硅层和氮化硅层构成的双层结构或氧化硅层和氮化硅层和氧化硅层构成的三层结构。

所述氧化硅层或氮化硅层都可作为绝缘层，防止浮置栅极中存储的电荷流失进而引起存储器的数据存储能力减弱，所述氧化硅层或氮化硅层也都可与所述浮置栅极和控制栅极形成电容，氮化硅层具有更高的电子介电常数，在相同物理厚度下，氮化硅层的典型厚度接近氧化硅层的2倍，相比氧化硅层，电子要穿过氮化硅层需要更多的能量；然而氮化硅层具有较大的应力，需要搭配氧化硅层以减小应力，从而更容易和浮置栅极和控制栅极匹配以形成性能更好的电容结构。

本实施例中，形成所述氧化硅层和氮化硅层的工艺均为化学气相沉积法。形成所述氧化硅层的工艺具体可以为：，以四乙氧基硅烷与氧气作为主要反应源，该工艺的反应温度为400℃-600℃，压力为0.5Torr-3Torr，所述氧气流量为50sccm-1000sccm。形成所述氮化硅层的工艺具体可以为：加热反应腔体至一定温度后向所述反应腔体中通入甲烷和氨气，甲烷与氨气反应生成氮化硅层。甲烷与氨气的气体比例为1:3-1:4，所述反应温度为250℃-350℃，反应气压为90Pa-130Pa，沉积时间为90秒-110秒。

本实施例中，所述控制栅极204为多晶硅层，形成所述控制栅极204的工艺为炉管生长法，反应气体为硅源气体。在本实施例中，以硅烷作为反应气体，反应气体流量为100sccm-500sccm，反应时间为10毫秒-60毫秒，反应温度为500℃-700℃，压力为0.1Torr-300Torr。其中，所述控制栅极204不能太厚，所述选择栅极202的厚度与所述控制栅极204的厚度之比为2:1至1:1，所述浮置栅极203的厚度与所述控制栅极204的厚度之比为2:1至1:1；如果控制栅极太厚，不容易对有源区进行金属化互联，且会导致浮置栅极和控制栅极的叠层结构太高，进而对光刻工艺的影响比较大。

本实施例中，所述等离子体干法刻蚀工艺所采用的主要刻蚀气体为氯气和溴化氢，以氦气和氧气的混合气体作为辅助气体，氯气流量为45sccm-50sccm，溴化氢气体流量为120sccm-150sccm，氦气和氧气的气体总流量为4sccm-8sccm，其中，氦气和氧气的混合气体中氦气和氧气的流量比为7:3。

参考图6，在选择栅极202(参考图4)、浮置栅极203和控制栅极204侧壁形成侧壁层210，在形成侧壁层210后通过向有源区201(参考图2A)的所述选择栅极202(参考图4)和浮置栅极203及其栅极下的半导体衬底200内注入离子，形成所述选择栅极202(参考图4)和浮置栅极203的源极206(参考图2B)和漏极207(参考图2B)。

所述侧壁层210可以单层结构或者叠层结构。当所述侧壁层210为单层结构是，所述侧壁层210为氧化硅层；当所述侧壁层210为叠层结构时，所述侧壁层210为氧化硅层和氮化硅层构成的双层结构、氧化硅层和氮化硅层和氧化硅层构成的三层结构。本实施例中，所述侧壁层210为单层结构的氧化硅层，形成的具体工艺可以为：在半导体衬底表面200形成氧化硅层，所述氧化硅层覆盖半导体衬底200、选择栅极202(参考图4)、浮置栅极203、栅间介质层212和控制栅极204，刻蚀所述氧化硅层以形成位于隧穿氧化层209、选择栅极202、浮置栅极203、栅间介质层212和控制栅极204侧壁的侧壁层210。

本实施例中，刻蚀所述氧化硅层以形成侧壁层210的工艺为等离子体干法刻蚀工艺，具体工艺可以为：采用CHF₃、CH₂F₂、CH₃F和氧气的混合气体作为主要刻蚀气体，其中CH₃F气体流量为40sccm-80sccm，CH₂F₂气体流量为60sccm-120sccm，CH₃F气体流量为20sccm-40sccm，氧气流量为80sccm-160sccm，反应腔气压为40mtorr-80mtorr，反应时间为10秒-40秒。

本实施例中，所述源极206(参考图2B)和漏极207(参考图2B)为P型源漏极，在源漏极区域注入的离子可以为B或BF，所述注入的离子能量为1kev-30Kev，注入的离子剂量为5E16-5E22原子每平方厘米。

参考图7，在控制栅极204表面形成自对准硅化物区域阻挡层215，在半 导体衬底200、自对准硅化物区域阻挡层215、选择栅极202(参考图4)和浮置栅极203表面依次形成金属层216。

本实施例中，由于控制栅极204的多晶硅层厚度较薄，所述选择栅极202(参考图4)的多晶硅层厚度与所述控制栅极204的多晶硅层厚度比为2:1至1:1，所述浮置栅极203的多晶硅层厚度与所述控制栅极204的多晶硅层厚度比为2:1至1:1，而后续形成自对准金属硅化物需消耗多晶硅，如果在控制栅极204表面形成自对准金属硅化物将会导致控制栅极204的多晶硅层更薄，进而影响存储器的数据存储和擦除性能，因此控制栅极204表面需由自对准硅化物区域阻挡层215覆盖。

本实施例中，形成自对准硅化物区域阻挡层的具体工艺可以为：通过化学气相沉积法，在半导体衬底200、选择栅极202(参考图4)、浮置栅极203和控制栅极204表面形成自对准硅化物区域阻挡层215，所述自对准硅化物区域阻挡层215为氮化硅层。所述反应气体为硅烷和氨气，所述硅烷的流量为30sccm-40sccm，所述氨气的流量为70sccm-90sccm，反应腔体内的压力为6Torr-10Torr，温度为350℃-450℃。

刻蚀所述自对准硅化物区域阻挡层215，去除需形成自对准金属硅化物层区域的氮化硅层，剩余的自对准硅化物区域阻挡层215覆盖控制栅极204表面。

本实施例中，刻蚀所述自对准硅化物区域阻挡层215的工艺为等离子体刻蚀工艺。主要刻蚀气体为CF₄、CHF₃和CH₃F，辅助气体为氩气和氧气，其中CF₄的流量为0sccm-100sccm，CHF₃的流量为0sccm-100sccm，CH₃F的流量为0sccm-100sccm，氩气的流量为0sccm-200sccm，氧气的流量为0sccm-150sccm，刻蚀能量为50瓦-800瓦，刻蚀腔体内的压力为10毫托-200毫托。

本实施例中，所述金属层216的材料为钴，形成所述金属层216的工艺为物理气相沉积法。形成所述金属层216采用的气体为氩气，所述氩气的流量为10sccm-60sccm，该工艺所采用的功率为500W-5000W。

再次参考图2C，通过2步退火工艺，在浮置栅极203内形成自对准金属 硅化物层213。

本实施例中，形成所述自对准金属硅化物层213的具体工艺可以为：进行第一次热退火工艺，所述第一热退火工艺的温度为200℃-350℃，工艺时间为3秒-2分钟，采用的气体为氦气、氩气或氮气中的其中一种或多种混合气体。通过第一次热退火工艺，使所述第一金属层216(图7所示)的镍铂合金与半导体衬底200中的源极206(参考图2B)、漏极207(参考图2B)表面的硅以及所述控制栅极以外的部分选择栅极顶部、部分浮置栅极顶部的多晶硅发生反应，形成第一金属硅化物层(未标注)，所述第一金属硅化物为中间反应生成物，而未暴露硅或多晶硅的表面不与第一金属层216发生反应，在后续工艺中可去除所述表面未发生反应的金属层。

通过湿法刻蚀法去除第一金属层中未发生反应的部分，所采用的溶液为硫酸-过氧化氢混合溶液和氨-过氧化氢混合溶液，其中溶液中硫酸与过氧化氢的体积比为1:1至4:1，氨与过氧化氢的体积比为2:3至1:1，所述溶液在去除所述未发生反应的第一金属层时不与其他膜层发生反应。

去除未发生反应的第一金属层后，进行第二次热退火工艺。所述热退火工艺的温度为300℃-650℃，工艺时间为3秒-2分钟，采用的气体为氦气、氩气或氮气中的其中一种或多种混合气体。通过第二次热退火工艺，使第一金属硅化物层转换为所需的自对准金属硅化物层213，所述自对准硅化物层213具有低电阻率、高热稳定性的特性。

此外，参考图2A、图2B和图2C，本发明还提供一种半导体存储器，包括：

半导体衬底200，所述半导体衬底包括若干存储单元区，各存储单元区包括隔离区211和有源区201；

隧穿氧化层209，所述隧穿氧化层209位于各存储单元区的所述有源区201上；

选择栅极202，位于有源区201的所述隧穿氧化层209表面上；

浮置栅极203，位于有源区201和隔离区211的所述隧穿氧化层209表面上，且所述选择栅极202及所述浮置栅极203间相互间隔；

栅间介质层212，位于隔离区211的所述浮置栅极203表面上；

控制栅极204，位于所述栅间介质层212表面上；

源极206和漏极207，位于所述选择栅极和浮置栅极下方的半导体衬底内。

虽然本发明披露如上，但本发明并非限定于此。任何本领域技术人员，在不脱离本发明的精神和范围内，均可作各种更动与修改，因此本发明的保护范围应当以权利要求所限定的范围为准。