存储器及其制作方法与流程

本发明是有关于一种非易失性存储器(Non-Volatile Memory，NVM)元件及其制作方法。特别是有关于一种垂直通道存储器元件及其制作方法。

背景技术：

非易失性存储器元件具有存入元件中的数据不会因为电源供应的中断而消失的特性，因而成为目前普遍被用来储存数据的存储器元件之一。闪存是一种典型的非易失性存储器元件。闪存元件的存储单元包括电荷储存结构，例如浮置栅(floating gate)或电荷捕捉介电层(dielectric charge trapping layer)，其是通过控制储存在电荷储存结构中的电荷数量，来将数据储存于闪存元件的存储单元中。被储存电荷的数量对闪存元件中的存储单元设定了一个阈值电压(threshold voltage)，与被储存数据的数值产生关连。

与采用浮置栅结构的闪存元件相比，采用电荷捕捉介电层，例如硅-硅氧化物-氮化硅-硅氧化物-硅(Silicon Oxide Nitric Oxide Silicon，SONOS)结构，的闪存元件，具有良好数据保存、低电压操作、厚度薄且适合嵌入式(embedded)设计等优点。因此目前多采用具有电荷捕捉介电层结构的存储单元来作为构建垂直通道立体闪存元件的主要单元。然而，由于储存在电荷捕捉介电层中的电荷分部不均，容易因隅角效应(edge and corner effect)而影响闪存元件写入/擦除操作的可靠度。此一缺点也随着元件关键尺寸的缩小，越显严重。

另外，已知技术制作垂直通道闪存元件的方法，一般是先以多个绝缘层和多晶硅层交错叠层来形成多层叠层结构(multilayers stack)，再于多层叠层结构中形成贯穿开口，并于依序在贯穿开口的侧壁上毯覆硅-硅氧化物-氮化硅-硅氧化物-硅存储层以及多晶硅通道层，藉以在存储层、通道层以及多晶硅层的重叠处定义出多个存储单元。

然而，由于绝缘层和多晶硅层二者的材料特性差异相当大，因此以刻蚀工艺所形成的贯穿开口，常具有上宽下窄的刻蚀轮廓(etching profile)，且刻深度不足，不仅大幅降低后续工艺的工艺裕度(process window)，也限制了存储器元件的整体存储器密度。

因此，有需要提供一种先进的存储器元件及其制作方法，来解决已知技术所面临的问题。

技术实现要素：

本发明的一个面向是有关于一种存储器元件，包括第一绝缘层、第二绝缘层、隔离层、浮置栅电极(floating gate electrode)、控制栅电极、通道层以及隧穿氧化层(tunneling oxide layer)。第二绝缘层邻接第一绝缘层，且实质与第一绝缘层平行，并与第一绝缘层定义出层间空间(interlayer space)。隔离层位于层间空间之中，并且与第一绝缘层夹一个非平角，而将层间空间区隔离成第一凹室和第二凹室。浮置栅电极位于第一凹室之中。控制栅电极位于第二凹室之中。通道层位于第一凹室的开口外侧，且与第一绝缘层和第二绝缘层夹一个非平角。隧穿氧化层位于通道层和浮置栅电极之间。

本发明的一个面向是有关于一种存储器元件的制作方法。此一制作方法包括下述步骤：首先，提供具有多个绝缘层和多个牺牲层相互叠层的多层叠层结构。然后，形成至少一个贯穿多层叠层结构的第一贯穿开口，将缘层和牺牲层部分暴露于外。之后，进行回蚀工艺以通过第一贯穿开口移除一部分牺牲层，以通过剩余的牺牲层以及绝缘层来定义出多个第一凹室。再氧化每一个剩余牺牲层暴露于外的一部分，藉以在每一个第一凹室中形成隔离层。后续，形成多个浮置栅电极，分别填充每一个第一凹室。形成隧穿氧化层，覆盖于经由第一贯穿开口暴露于外的部分绝缘层和浮置栅电极上；并于隧穿氧化层上形成通道层。之后，形成至少一个第二贯穿开口，贯穿多层叠层结构，使绝缘层和牺牲层部分地暴露于外。移除剩余的牺牲层，并将一部分的隔离层暴露于外，藉以在绝缘层和隔离层之间定义出多个第二凹室。形成多个控制栅电极，分别填充每一个第二凹室。

根据上述实施例，本发明是在提供一种存储器元件及其制作方法。此一存储器元件的制作方法，是先提供由交错叠层的牺牲层和绝缘层所构成 的多层叠层结构。再于多层叠层结构中形成至少一个第一贯穿开口，并通过第一贯穿开口移除一部分的牺牲层，进而在相邻两个绝缘层中定义出多个第一凹室。之后，氧化被第一凹室所暴露出来的牺牲层，藉以在第一凹室形成多个隔离层，并与绝缘层夹有非平角。然后，形成浮置栅电极填充第一凹室中。再于第一贯穿开口的侧壁上依序形成隧穿氧化层和通道层，以覆盖浮置栅电极。再于多层叠层结构中形成至少一个第二贯穿开口，并通过第二贯穿开口移除剩余的牺牲层，进而在相邻两个绝缘层中定义出多个第二凹室，将隔离层远离浮置栅电极的一侧暴露出来。后续，形成多个控制栅电极来填充这些第二凹室。使位于两相邻绝缘层之间的每一个控制栅电极、隔离层和浮置栅可形成一个浮栅结构，并且在与隧穿氧化层和通道层重叠的位置定义出多个浮栅存储单元(floating gate cells)。

由于浮置栅极结构的设置，可改善已知因隅角效应所衍生的问题，增进存储器元件写入/擦除操作的可靠度。加上，用来作为浮栅结构的栅间层(Inter-Poly Dielectric layer，IPD layer)的隔离层是通过氧化牺牲层所形成，厚度相当薄，具有提高存储器元的栅极耦合率(Gate Couple Ratio，GCR)的效果。另外，由于制作存储器元件的方法是采用绝缘层和牺牲层来形成多层叠层结构。其中，绝缘层和牺牲层皆是由刻蚀选择比较小的绝缘材质所构成，在刻蚀多层叠层结构以形成贯穿开口的步骤中，可以得到较佳的刻蚀轮廓与较大的刻蚀深度，可大幅提升后续工艺的工艺裕度，进而增进存储器元件的存储器密度。换言之，与已知采用电荷捕捉介电层(例如，SONOS栅间层)的存储器元件相比，采用本发明的实施例所述的方法所制作的存储器元件，可以在不增加存储单元的尺寸的前提下，达到较已知存储器元件更好的工作效能。

附图说明

为了对本发明的上述实施例及其他目的、特征和优点能更明显易懂，特举数个较佳实施例，并配合所附图式，作详细说明如下：

图1A至图1L是根据本发明的一实施例所绘示的一系列制作存储器元件的工艺结构剖面示意图；

图2是根据本发明的一实施例绘示形成于多层叠层结构中的多个第二 贯穿开口的结构剖面示意图；

图3是根据图1L所绘示的存储器元件的局部结构剖面放大图；

图4A1是根据本发明的另一实施例绘示在多层叠层结构上形成保护层之后的工艺结构俯视图；

图4A2是沿着图4A1中的切线A-A所绘示的结构剖面示意图；

图4B1是绘示在4A1图所绘示的结构上形成第二贯穿开口之后的结构俯视图；

图4B2是沿着图4B1中的切线A-A所绘示的结构剖面示意图；

图4B3是沿着图4B1中的切线B-B所绘示的结构剖面示意图；

图4C1是绘示在移除4B1图中的剩余牺牲层之后的结构俯视图；

图4C2是沿着图4C1中的切线A-A所绘示的结构剖面示意图；

图4C3是沿着图4C1中的切线B-B所绘示的结构剖面示意图；

图4D1是绘示在4C1图所绘示的结构上形成栅介电层、势垒层和金属层之后的结构俯视图；

图4D2是沿着图4D1中的切线A-A所绘示的结构剖面示意图；

图4D3是沿着图4D1中的切线B-B所绘示的结构剖面示意图；

图4E1是绘示在4D1图所绘示的结构上进行金属回蚀工艺之后的结构俯视图；

图4E2是沿着图4E1中的切线A-A所绘示的结构剖面示意图；

图4E3是沿着图4E1中的切线B-B所绘示的结构剖面示意图；

图4F1是绘示在4E1图的第一贯穿孔中填充绝缘材料之后的结构俯视图；

图4F2是沿着图4F1中的切线A-A所绘示的结构剖面示意图；

图4F3是沿着图4F1中的切线B-B所绘示的结构剖面示意图；

图4G1是绘示在4F1图所绘示的结构上形成位线之后的结构俯视图；

图4G2是沿着图4G1中的切线A-A所绘示的结构剖面示意图；

图4G3是沿着图4G1中的切线B-B所绘示的结构剖面示意图；以及

图5A至图5L是根据本发明的再一实施例所绘示的一系列制作存储器元件的工艺结构剖面示意图。

【符号说明】

100：存储器元件 101：基材

103：隔离层 103a：硅氧化物层

104：第一凹室 104a：第一凹室的开口外侧

105：第一衬里层 106：浮置栅电极

107：隧穿氧化层 108：通道层

109：绝缘材料 110：多层叠层结构

111-116：牺牲层 121-127：绝缘层

110a、110b：第一贯穿开口 131：焊垫

132：保护层 133：第二贯穿开口

134：第二凹室 135：控制栅电极

135a：金属层 135b：势垒层

136：第二衬里层 137：栅介电层

138：介电层 139：金属插塞

140：浮栅存储单元 400：存储器元件

409：绝缘材料 410a、410b：第一贯穿开口

432：位线 433：第二贯穿开口

434：层间介电层 435：内联机

500：存储器元件 501：底部绝缘层

501a：凹室 502：半导体覆盖层

503：硅氧化物层 508：通道层

509：绝缘材料 510：多层叠层结构

510a、510b：第一贯穿开口 531：焊垫接触层

θ1：非平角 θ2：非平角

A-A：切线 B-B：切线

具体实施方式

本发明是提供一种半导体元件及其制作方法，可改善已知存储器元件因隅角效应而影响写入/擦除操作的可靠度的问题。为了对本发明的上述实施例及其他目的、特征和优点能更明显易懂，下文特举一具有存储器单元、逻辑单元和高压单元的嵌入式存储器元件及其制作方法作为较佳实施例， 并配合所附图式作详细说明。

但必须注意的是，这些特定的实施案例与方法，并非用以限定本发明。本发明仍可采用其他特征、元件、方法及参数来加以实施。较佳实施例的提出，仅是用以例示本发明的技术特征，并非用以限定本发明的申请专利范围。该技术领域中具有通常知识者，将可根据以下说明书的描述，在不脱离本发明的精神范围内，作均等的修饰与变化。在不同实施例与图式之中，相同的元件，将以相同的元件符号加以表示。

请参照图1A至图1L，图1A至图1L是根据本发明的一实施例所绘示的一系列制作存储器元件100的工艺结构剖面示意图。在本实施例之中，存储器元件100是一种具有垂直通道的NAND闪存元件。制作存储器元件100的方法包括下述步骤：

首先，提供一多层叠层结构110。在本发明的一些实施例中，多层叠层结构110包括形成于基材101上的多个牺牲层111-116以及多个绝缘层121-127。其中，基材101可以是一半导体层。例如在本发明的一些实施例中，基材101是由p型多晶硅所构成，可用来做为存储器元件100的底部共享源极层。绝缘层121-127与牺牲层111-116是相互平行，并且沿着Z轴方向彼此交错叠层在于基材101上。在本实施例之中，绝缘层121位于多层叠层结构110的最底层，而绝缘层127位于多层叠层结构110的顶层(如图1A所绘示)。

牺牲层111-116可以由含硅氮化物(nitride compounds)，例如氮化硅(SiN)、氮氧化硅(SiON)、氮碳化硅(SiCN)或上述的任意组合，所构成。在本实施例中，牺牲层111-116是由氮化硅所构成。绝缘层121-127可以由与介电材料，例如硅氧化物(silicon oxide)、氮化硅、氮氧化硅、硅酸盐(silicate)或上述的任一组合，所构成。但值得注意的是，在本发明的实施例中，构成绝缘层121-127的材料与构成牺牲层111-116不会相同。在本发明的一些实施例中，牺牲层111-116和绝缘层121-127可通过，例如低压化学气相沉积(Low Pressure Chemical Vapor Deposition，LPCVD)工艺，制作而成。

接着，对多层叠层结构110进行刻蚀工艺，以形成多个第一贯穿开口110a和110b，藉以将一部分基材101暴露于外(如图1B所绘示)。在本发 明的一些实施例中，形成贯穿开口110a和110b的刻蚀工艺，包括以图案化硬掩模层(未绘示)为刻蚀掩模，通过非等向刻蚀工艺(anisotropic etching process)，例如反应离子刻蚀(Reactive Ion Etching，RIE)工艺，对多层叠层结构110进行刻蚀。藉以在多层叠层结构110之中形成沿着Z轴方向向下延伸，且截面形状实质为圆形的贯穿孔(以下简称贯穿孔110a和110b)，将一部分基材101暴露出来。而由于贯穿孔110a和110b的侧壁，是由绝缘层121-127和牺牲层111-116的侧壁所定义而成。换句话说，经由于贯穿孔110a和110b可以将每一个绝缘层121-127和每一个牺牲层111-116部分地暴露于外。

由于本发明的实施例所采用的多层叠层结构110中，绝缘层121-127和牺牲层111-116皆是由绝缘材质所构成。因此，在进行多层叠层结构110的刻蚀工艺时，可选择具有刻蚀选择比较接小的刻蚀剂进行刻蚀，来得到较佳的刻蚀轮廓与较大的刻蚀深度，以提升后续工艺的工艺裕度，进而增进存储器元件100的存储器密度。

之后，进行一回蚀工艺来移除一部分的牺牲层111-116藉以在两相邻绝缘层的层间空间中定义出多个第一凹室104。换句话说，每一个第一凹室104是通过相邻的两个绝缘层121-127，以及位于两相邻绝缘层之间的一个剩余牺牲层111-116来加以定义。在本实施例之中，回蚀工艺是采用磷酸(H₃PO₄)溶液的湿法刻蚀工艺，来移除位于两个相邻的绝缘层121-127之间，经由贯穿孔暴110a和110b露于外的一部分牺牲层111-116。又由于贯穿孔110a和110b具有圆形截面，因此通过湿法刻蚀工艺所形成的第一凹室104是一环形凹室(如图1C所绘示)。

再进行氧化工艺，将每一个牺牲层111-116被第一凹室104暴露于外的部分加以氧化，以形成隔离层103。换句话说，即是在第一凹室104的纵向侧壁上形成隔离层103，使隔离层103与相邻绝缘层121-127之间夹有，例如90°，的非平角θ1(如图1D所绘示)。在本实施例之中，氧化牺牲层111-116的步骤包括原位蒸气产生(In-Situ Steam Generation，ISSG)氧化工艺，可将材质为氮化硅的一部分牺牲层111-116氧化成材质实质为硅氧化物的环状隔离层103。

在本发明的一些实施例之中，隔离层103可以同时具有氮化硅和硅氧 化物。隔离层103的厚度实质介于30埃(angstrom，)至100埃之间。较佳为50埃。由于氮化硅和多晶系的氧化速率比值约为0.75∶1。因此，当氧化工艺在位于第一凹室104的侧壁上形成厚度约为70埃的隔离层103的同时，也会在基材101被贯穿孔110a和110b暴露出来的表面，形成厚度约93埃的硅氧化物层103a。

后续，形成多个浮置栅电极106分别填充每一个第一凹室104(如图1F所绘示)。浮置栅电极106的形成方式包括下述步骤：首先，进行沉积工艺，例如低压化学气相沉积工艺，在多层叠层结构110上沉积导电材质(未绘示)并填充贯穿孔110a和110b和第一凹室104。再通过回蚀工艺移除位于多层叠层结构110上方以及位于贯穿孔110a和110b之中的一部分导电材质，只保留位于第一凹室104中的一部分导电材质，以形成实质为环状的浮置栅电极106。在本发明的一些实施例中，浮置栅电极106的导电材质可以是多晶硅或基属硅化物，也可以是金属，例如铝(Al)、铜(Cu)、金(Au)、银(Ag)、铂金(Pt)或上述的合金。

而为了维持多层叠层结构110的结构可靠度，在形成浮置栅电极106之前，可选择性地进行一个氮化工艺，例如等离子体氮化(plasma nitridation)工艺，形成第一衬里层(lining layer)105覆盖在绝缘层121-127经由贯穿孔110a和110b和第一凹室104暴露于外的部分上，并且覆盖隔离层103经由第一凹室104暴露于外的侧壁上。在本发明的一些实施例中，等离子体氮化工艺是在将前述的部分绝缘层121-127隔离层103中的硅氧化物转换成氮化硅。而值得注意的是，第一衬里层105的形成，也可以通过在前述的部分绝缘层121-127和隔离层103上沉积5埃至20埃之间的氮化硅材质来加以实现。不过，第一衬里层105的形成仍以采用等离子体氮化工艺为较佳。在本实施例中，第一衬里层105是氮化硅层，厚度实质介于5埃至20埃之间，较佳为10埃。位于第一凹室104中的一部分第一衬里层105，与对应的绝缘层121-127和隔离层103直接接触(如图1E所绘示)。

在形成浮置栅电极106之后，可以通过沉积工艺形成隧穿氧化层107，使其毯覆于多层叠层结构110以及贯穿孔110a和110b的侧壁及底部。在本实施例之中，隧穿氧化层107与绝缘层121-127和浮置栅电极106经由贯穿孔110a和110b暴露于外的部分共形。换言之，毯覆于贯穿孔110a 和110b的侧壁上的一部分隧穿氧化层107，是位于第一凹室104的开口外侧104a，且与绝缘层121-127夹一个，例如90°，的非平角θ2(如图1G所绘示)。另外，在本发明的另一实施例中，隧穿氧化层107也可以通过氧化工艺，直接氧化经由贯穿孔110a和110b暴露于外的一部分浮置栅电极106，使隧穿氧化层107仅形成于第一凹室104的开口外侧104a。

之后，通过刻蚀工艺移除位于基材101上被贯穿孔110a和110b暴露出来的一部分隧穿氧化层107以及位于该部分隧穿氧化层107下方的一部分硅氧化物层103a，藉以将一部分基材101经由贯穿孔110a和110b暴露于外(如图1H所绘示)。

然后，形成通道层108，使其共形地(conformal)毯覆于隧穿氧化层107的表面以及经由贯穿孔110a和110b暴露于外的基材101上。详言之，一部分的隧穿氧化层107会位于通道层108和浮置栅电极106之间，且该部分的隧穿氧化层107将通道层108和浮置栅电极106电性隔离。形成通道层108之后，以绝缘材料109，例如二氧化硅，填充贯穿孔110a和110b，并在贯穿孔110a和110b中形成至少一空器间隙(air gap)130。在回蚀绝缘材料109之后，于绝缘材料109上方形成与通道层108电性接触的焊垫131，并且形成保护层132来覆盖多层叠层结构110以及焊垫131(如图1I所绘示)。

在本发明的一实施例中，通道层108是由半导体材料，例如硅、锗、镓或其他掺杂或无掺杂的半导体材质，所构成。在本实施例中，通道层108是由无掺杂的多晶硅所构成。保护层132包括硅氧化物。由于通道层108与隧穿氧化层107共形，且隧穿氧化层107是毯覆于具有圆形截面的贯穿孔110a和110b的侧壁上，并位于第一凹室104的开口外侧104a。因此，通道层108和隧穿氧化层107是实质被环状的隔离层103和浮置栅电极106所环绕。且通道层108与经由贯穿孔110a和110b暴露于外的一部分基材101电性接触。

接着，进行另一个刻蚀工艺，在多层叠层结构110中形成至少一个贯穿多层叠层结构110的第二贯穿开口133，并将绝缘层121-127和牺牲层111-116部分地暴露于外(如图1J所绘示)。在本发明的一些实施例中，第二贯穿开口133是由多层叠层结构110的顶面沿着Z轴方向向下延伸，并 将一部分基材101暴露出来。其中，第二贯穿开口133可以是一种沟道结构。例如，请参照图2，图2是根据本发明的一实施例绘示形成于多层叠层结构110中的多个第二贯穿开口133的结构剖面示意图。在本实施例中，第二贯穿开口133是沿着Y方向延伸的沟道(以下简称沟道133)，且沟道133并未与贯穿孔110a和110b重叠，而设置于两个或多个贯穿孔110a和110b之间。但沟道133的结构并不以此为限，在一些实施例中，沟道133可以根据存储器元件100的不同设计而加以变化。

再采用磷酸(H₃PO₄)溶液通过沟道133将剩余的牺牲层111-116与移除，分别在两相邻的两个绝缘层121-127之间定义出多个第二凹室134，并将远离浮置栅电极106的一部分隔离层103暴露于外。在本实施例之中，每一个隔离层103位于两相邻的两个绝缘层121-127之间的一层间空间之中，并将层间空间分隔成一个第一凹室104和一个第二凹室134。换句话说，每一个隔离层103位于一个第一凹室104和一个第二凹室134之间，且对应的第一凹室104和应的第二凹室134分别位于对应的隔离层103的相反两侧(如图1K所绘示)。

之后，再形成多个控制栅电极135分别填充每一个第二凹室134。在本发明的一些实施例之中，控制栅电极135可以是由多晶硅、金属或其他导电材质所构成。在本实施例之中，形成多个控制栅电极135之前还包括在每一个隔离层103经由第二凹室134暴露出来的部分上形成栅介电层137。其中，控制栅电极135的方法包括下述步骤：

首先，通过沉积工艺，例如低压化学气相沉积工艺，形成一个由高介电系数(high-k)介电材料，例如氧化鋡(HfO₂)、氧化铝(AlO_x)或其组合，所构成的栅介电层137，毯覆于保护层132以及经由贯穿孔133和第二凹室134暴露于外的一部分绝缘层121-127和隔离层103的表面上。在本实施例中，隔离层103的厚度实质介于1纳米(nm)至20纳米之间，较佳为5纳米。

再以另一沉积工艺，于栅介电层137上依序沉积一势垒层135b，例如氮化钛层，以及一金属层135a，藉以填充沟道133和第二凹室134。之后，再进行一金属回蚀工艺，移除位于保护层132上方以及沟道133之中的一部分金属层135a、势垒层135b和栅介电层137，仅于留下位于第二凹室 134中的一部分金属层135a、势垒层135b和栅介电层137。后续，于沟道133中形成介电层138和金属插塞139，使金属插塞139与基材101电性接触，并通过介电层138使金属插塞139与控制栅电极135电性隔离。再经由一连串后段工艺(未绘示)完成存储器元件100的制备(如图1L所绘示)。

相同的，为了维持多层叠层结构110的结构可靠度，在形成控制栅电极135之前。可选择性地进行另一个氮化工艺，形成第二衬里层136覆盖在绝缘层121-127经由沟道133和第二凹室134暴露于外的部分上，并且覆盖于经由每一个第二凹室134暴露于外的一部分隔离层103上。在本发明的一些实施例中，等离子体氮化工艺是在将前述的部分绝缘层121-127隔离层103中的硅氧化物转换成氮化硅。而值得注意的是，第二衬里层136的形成，也可以通过在前述的部分绝缘层121-127和隔离层103上沉积5埃至20埃之间的氮化硅材质来加以实现。不过，第二衬里层136的形成仍以采用等离子体氮化工艺为较佳。在本实施例中，第二衬里层136是氮化硅层，厚度实质介于5埃至20埃之间，较佳为10埃。且位于每一第二凹室134中的一部分第二衬里层136，与对应的绝缘层121-127和隔离层103直接接触(如图1K所绘示)

请参照图3，图3是根据图1L所绘示的存储器元件100的局部结构剖面放大图。其中，存储器元件100，包括多个绝缘层121-127、多个隔离层103、多个浮置栅电极106、多个控制栅电极134、至少一个通道层108以及至少一个隧穿氧化层107。每一个隔离层103位于相邻两个绝缘层121-127所定义出来的一个层间空间102之中，并且与相邻两个绝缘层121-127夹一个非平角θ1，而将层间空间102区隔离成第一凹室104和第二凹室134。每一个浮置栅电极106位于相对应的第一凹室104之中。每一个控制栅电极135位于相对应的第二凹室134之中。通道层108和隧穿氧化层107位于相对应的第一凹室104的开口外侧104a，且与绝缘层121-127夹一个非平角θ2。隧穿氧化层107位于通道层108和相对应的浮置栅电极106之间，并将通道层108和相对应的浮置栅电极106电性隔离。藉此，每一个对应的控制栅电极134、隔离层103和浮置栅106可形成一个浮栅结构，并且在与隧穿氧化层107和通道层108重叠的位置定义出多个浮栅存储单元140。

另外，存储器元件100还括第一衬里层105、多个栅介电层137和第二衬里层136。第一衬里层105毯覆于每一个第一凹室104的侧壁上，且位于浮置栅电极106与隔离层103之间。第二衬里层136毯覆于每一个第二凹室134的侧壁上，且位于浮置栅电极106与控制栅电极134之间。栅介电层137位于第二凹室134之中，并且位于控制栅电极135与第二衬里层136之间。

在本实施例之中，由第一衬里层105、隔离层103第二衬里层136以与门介电层137所构成的栅间层，其厚度实质可为12纳米，且控制栅电极135与浮置栅电极106之间的栅极耦合率(Gate Couple Ratio，GCR)约为0.54到6之间，具有与已知采用SONOS栅间层的存储元件相比相同甚至更佳的工作效能。同时，通过浮置栅电极106的设置，可改善存储器元件100因隅角效应而影响闪存元件写入/擦除操作可靠度的问题。

值得注意的是，虽然前述实施例中第一贯穿开口和第二贯穿开口分别以贯穿孔110a和110b以及沟槽113来加以实施，但在本发明的一些实施例之中，第一贯穿开口和第二贯穿开口的形式并不以此为限。例如请参照图4A1和图4A2，图4A1是根据本发明的另一实施例绘示在多层叠层结构110上形成保护层132之后的工艺结构俯视图。图4A2是沿着图4A1中的切线A-A所绘示的结构剖面示意图。

其中，图4A1和图4A2所绘示的结构与图2和图1I所绘示的结构类似，差别仅在于第一贯穿开口的形式有所不同。在本实施例之中，第一贯穿开口410a和410b以是一种沟槽，并非如图2所绘示为贯穿孔110a和110b；第二贯穿开口433以是一种贯穿孔，并非如图2所绘示为沟槽。由于制作存储器元件400的方法除了第一贯穿开口的形状不同之外，其余工艺步骤及材料皆与制作存储器元件100的方法似，故形成保护层132之前的步骤并不在此赘述。相似的元件将以相同的元件符号来表示。

本实施例之中，用来形成浮置栅极106的第一贯穿开口410a和410b是一种延着Y方向横向延伸，并且沿着Z方向延伸，而纵向穿过多层叠层结构110的沟槽(以下简称沟槽410a和410b)。另外，与图1J不同之处还有用来填充第一贯穿开口(沟槽410a和410b)的绝缘材料409是一种旋涂式介电材料(Spin-On-Dielectric，SOD)，其较佳必须完全填充沟槽410a和 410b，而不能在第一贯穿开口(沟槽410a和410b)中形成至少一空器间隙。

在形成保护层132之后，进行另一个刻蚀工艺，在多层叠层结构110中形成多个贯穿多层叠层结构110的第二贯穿开口433，并将绝缘层121-127和牺牲层111-116部分地暴露于外。请参照4B1图、图4B2和图4B3。4B1图是绘示在4A1图所绘示的结构上形成第二贯穿开口433之后的结构俯视图。图4B2是沿着图4B1中的切线A-A所绘示的结构剖面示意图。图4B3是沿着图4B1中的切线B-B所绘示的结构剖面示意图。

在本实施例中，第二贯穿开口433是具有圆形截面的贯穿孔(以下简称贯穿孔433)，沿着Z轴方向向下延伸，贯穿多层叠层结构110，并将一部分基材101暴露出来的。贯穿孔433并未与相邻第一贯穿开口(沟道410a和410b)重叠，而是沿着X轴方向与相邻的沟道410a和410b交错排列。在本发明的一些实施例中，贯穿孔433和沟道410a和410b的排列方式，并不以此为限，而可根据工艺设计而任意变化。

之后，再采用磷酸溶液通过贯穿孔433将剩余的牺牲层111-116予以移除，分别在两相邻的两个绝缘层121-127之间定义出多个第二凹室134，并将远离浮置栅电极106的一部分隔离层103暴露于外。请参照4C1图、图4C2和图4C3。4C1图是绘示在移除4B1图中的剩余牺牲层111-116之后的结构俯视图。图4C2是沿着图4C1中的切线A-A所绘示的结构剖面示意图。图4C3是沿着图4C1中的切线B-B所绘示的结构剖面示意图。在本实施例之中，第一凹室104和第二凹室134分别位于隔离层103的相反两侧。

请参照4D1图、图4D2和图4D3。4D1图是绘示在4C1图所绘示的结构上形成栅介电层137、势垒层135b和金属层135a之后的结构俯视图。图4D2是沿着图4D1中的切线A-A所绘示的结构剖面示意图。图4D3是沿着图4D1中的切线B-B所绘示的结构剖面示意图。在本实施例中，金属层135a、势垒层135b和栅介电层137的制备包括下述步骤：首先通过沉积工艺，例如低压化学气相沉积工艺，形成一个由高介电系数介电材料，例如氧化铪、氧化铝或其组合，所构成的栅介电层137，毯覆于保护层132以及经由贯穿孔433和第二凹室134暴露于外的一部分绝缘层121-127和隔离层103的表面上。再以另一沉积工艺，于栅介电层137上依序沉积势 垒层135b，例如氮化钛层，以及金属层135a，藉以填充沟道133和第二凹室134。

请参照4E1图、图4E2和图4E3。4E1图是绘示在4D1图所绘示的结构上进行金属回蚀工艺之后的结构俯视图。图4E2是沿着图4E1中的切线A-A所绘示的结构剖面示意图。图4E3是沿着图4E1中的切线B-B所绘示的结构剖面示意图。在本实施例中，金属回蚀工艺是移除位于贯穿孔433中的一部分金属层135a和势垒层135b，仅余留下位于第二凹室134中的一部分金属层135a；而余留的金属层135a和势垒层135b即构成存储器元件400的控制栅电极135。

请参照4F1图、图4F2和图4F3。4F1图是绘示在4E1图的贯穿孔433中填充绝缘材料109之后的结构俯视图。图4F2是沿着图4F1中的切线A-A所绘示的结构剖面示意图。图4F3是沿着图4F1中的切线B-B所绘示的结构剖面示意图。在本实施例之中，绝缘材料109的形成，可以通过使用，例如低压化学气相沉积工艺，将沉积绝缘材料，例如二氧化硅，填充于贯穿孔433之中，并在使贯穿孔433中形成至少一空器间隙130来加以实施。

请参照4G1图、图4G2和图4G3。4G1图是绘示在4F1图所绘示的结构上形成位线432之后的结构俯视图。图4G2是沿着图4G1中的切线A-A所绘示的结构剖面示意图。图4G3是沿着图4G1中的切线B-B所绘示的结构剖面示意图。在本实施例之中，位线432的形成方式包括，先在保护层132上方形成层间介电层434；再通过金属图案化工艺，于层间介电层434上的图案化金属上形成多个条位线432，并经由内联机435与接触焊垫131电性接触。后续，再经由一连串后段工艺(未绘示)完成存储器元件400的制备。

请参照图5A至图5K，图5A至图5K是根据本发明的一实施例所绘示的一系列制作存储器元件500的工艺结构剖面示意图。在本实施例之中，存储器元件500是一种垂直通道NAND闪存元件。制作存储器元件500的方法包括下述步骤：

首先提供一多层叠层结构510。在本发明的一些实施例中，多层叠层结构510包括形成于基材101上的底部绝缘层501、多个牺牲层111-116、 多个绝缘层121-126以及一半导体覆盖层(semiconductor capping layer)502。在本实施例中，底部绝缘层501位于基材101上方可以是一种硅氧化物层。绝缘层121-126与牺牲层111-116是相互平行，并且沿着Z轴方向彼此交错叠层在于底部绝缘层501上。半导体覆盖层502位于多层叠层结构510的最顶层(即是牺牲层116)之上。(如图5A所绘示)。

接着，对多层叠层结构510进行刻蚀工艺，以形成多个第一贯穿开口510a和510b，藉以将一部分底部绝缘层501暴露于外。请参照图5B和图5C，图5B是绘示在图5A的所绘示的结构上形成贯穿开口510a和510b之后的结构俯视图。图5C是沿着图5B所绘示切线A-A所绘示的结构剖面图。在本实施例中，形成第一贯穿开口510a和510b的刻蚀工艺，包括以图案化硬掩模层(未绘示)为刻蚀掩模，通过非等向刻蚀工艺，例如反应离子刻蚀工艺，对多层叠层结构510进行刻蚀，藉以在多层叠层结构510之中形成沿着Y轴方向横向延伸，并且沿着Z轴方向向下延伸将一部分底部绝缘层501暴露出来的沟道结构(以下简称沟道510a和510b)。

由于沟道510a和510b的侧壁，是由绝缘层121-126和牺牲层111-116所构成。换句话说，经由沟道510a和510b可以将每一个绝缘层121-126和每一个牺牲层111-116部分地暴露于外。另外，沟道510a和510b的底部会延伸进入底部绝缘层501之中，在底部绝缘层501形成一个U形凹室501a。

之后，采用磷酸溶液作为刻蚀剂进行一湿法回蚀工艺，移除一部分牺牲层111-116，藉以在两个相邻的绝缘层121-126之间的层间空间中定义出一个第一凹室104。换言之，每一个第一凹室104是通过相邻的两个绝缘层121-127，以及位于两相邻绝缘层之间的一个剩余牺牲层111-116来加以定义(如图5D所绘示)。

再进行氧化工艺，将半导体覆盖层502暴露于外的表面加以氧化，以形成硅氧化物层503，并且将每一个牺牲层111-116被第一凹室104暴露于外的部分加以氧化，以形成隔离层103。在本实施例中，硅氧化物层503是形成在半导体覆盖层502的上表面以及经由沟道510a和510b暴露于外的侧壁上；隔离层103形成于第一凹室104的纵向侧壁上，且隔离层103与相邻绝缘层121-126之间夹有，例如实质为90°，的非平角θ1(如图5E 所绘示)。其中，氧化牺牲层111-116和半导体覆盖层502的步骤包括原位蒸气产生氧化工艺，可将材质为氮化硅的一部份牺牲层111-116，以及材质维多晶硅的一部份半导体覆盖层502分别地氧化成材质实质为硅氧化物的隔离层103和硅氧化物层503。

后续，形成多个浮置栅电极106分别填充每一个第一凹室104(如图5F所绘示)。浮置栅电极106的形成方式包括下述步骤：首先，进行沉积工艺，例如低压化学气相沉积工艺，在多层叠层结构510上沉积导电材质(未绘示)并填充沟道510a和510b和第一凹室104。再通过回蚀工艺移除位于多层叠层结构510上方以及沟道510a和510b中的一部分导电材质，并保留位于第一凹室104中的一部分导电材质，以形成实质为条状的浮置栅电极106。在本发明的一些实施例中，浮置栅电极106的导电材质可以是多晶硅、锗或其他掺杂或无掺杂的半导体材质；也可以是金属，例如铝、铜、金、银、铂金或上述的合金。

而为了维持多层叠层结构110的结构可靠度，在形成浮置栅电极106之前。可选择性地进行一个氮化工艺，形成第一衬里层105覆盖在绝缘层121-126经由沟道510a和510b和第一凹室104暴露于外的侧壁上，并且覆盖隔离层103经由第一凹室104暴露于外的部分上(如图5E所绘示)。

在形成浮置栅电极106之后，再通过沉积工艺形成隧穿氧化层107，使其毯覆于多层叠层结构110的表面以及沟道510a和510b的侧壁及底部，使隧穿氧化层107与绝缘层121-126和浮置栅电极106经由沟道510a和510b暴露于外的部分共形。换言之，毯覆于沟道510a和510b侧壁上的一部分隧穿氧化层107，是位于第一凹室104的开口外侧104a，且与绝缘层121-126夹一个，例如实质为90°，的非平角θ2(如图5G所绘示)。

然后，形成通道层508，使其共形地毯覆于隧穿氧化层107的表面，并且向下延伸覆盖底部绝缘层501的U形凹室501a。再以绝缘材料509，例如旋涂式介电材料完全填充沟道510a和510b，并以半导体覆盖层502作为停止层进行平坦化工艺，例如进形化学机械抛光工艺，以移除位于半导体覆盖层502上方的一部分绝缘材料509、通道层508、硅氧化物层503以及隧穿氧化层107(如图5H所绘示)。

使用氢氧化四甲基(tetramethyl-ammonium-hydroxide，TMAH)或SC1 水溶液(NH₄OH∶H₂O₂∶H₂O混合溶液)为刻蚀剂进行硅基非等向性刻蚀，以移除半导体覆盖层502，将多层叠层结构110的顶部绝缘层126暴露于外。同时移除部分位于沟道510a和510b开口处的一部分通道层508，使通道层508的高度实质低于绝缘层126的顶面高度(如图5I所绘示)。后续，再以刻蚀工艺，例如使用稀释氢氟酸(HF)的湿法刻蚀工艺，移除剩余的硅氧化物层503(如图5J所绘示)。以沉积及金属图案化工艺，在顶部绝缘层126上形成焊垫接触层531，使其与通道层508电性连接。并且形成保护层532来覆盖多层叠层结构110以及焊垫接触层531(如图5K所绘示)。

后续，再形成至少一个贯穿多层叠层结构510的第二贯穿开口(例如图4B1至图4B3所绘示的贯穿孔433)，并通过贯穿孔433移除剩余的牺牲层111-116，藉以在相邻两个绝缘层之间形成第二凹室134，并以控制栅电极135填充第二凹室134，并经由一系列后段工艺完成如第5L所绘示的存储器元件500的制备。

在本实施例中，图5K至图5L所绘示的存储器元件500的结构大致与图4G1至图4G3所绘示的存储器元件400类似，差别在于存储器元件500具有一个U形通道层508向下延伸进入覆盖底部绝缘层501的U形凹室501a，而未与基材101电性接触。由于图5K至图5L之间的制作方法大致与图4A1至图4G3所绘示的制作流程类似，故而不再此赘述。

根据上述实施例，本发明是在提供一种存储器元件及其制作方法。此一存储器元件的制作方法，是先提供由交错叠层的牺牲层和绝缘层所构成的多层叠层结构。再于多层叠层结构中形成至少一个第一贯穿开口，并通过第一贯穿开口移除一部分的牺牲层，进而在相邻两个绝缘层中定义出多个第一凹室。之后，氧化被第一凹室所暴露出来的牺牲层，藉以在第一凹室形成多个隔离层，并与绝缘层夹有非平角。然后，形成浮置栅电极填充第一凹室中。再于第一贯穿开口的侧壁上依序形成隧穿氧化层和通道层，以覆盖浮置栅电极。再于多层叠层结构中形成至少一个第二贯穿开口，并通过第二贯穿开口移除剩余的牺牲层，进而在相邻两个绝缘层中定义出多个第二凹室，将隔离层远离浮置栅电极的一侧暴露出来。后续，形成多个控制栅电极来填充这些第二凹室。使位于两相邻绝缘层之间的每一个控制栅电极、隔离层和浮置栅可形成一个浮栅结构，并且在与隧穿氧化层和通 道层重叠的位置定义出多个浮栅存储单元。

由于浮置栅极结构的设置，可改善已知因隅角效应所衍生的问题，增进存储器元件写入/擦除操作的可靠度。加上，用来作为浮栅结构的栅间层的隔离层是通过氧化牺牲层所形成，厚度相当薄，具有提高存储器元的栅极耦合率的效果。另外，由于制作存储器元件的方法是采用绝缘层和牺牲层来形成多层叠层结构。其中，绝缘层和牺牲层皆是由刻蚀选择比较小的绝缘材质所构成，在刻蚀多层叠层结构以形成贯穿开口的步骤中，可以得到较佳的刻蚀轮廓与较大的刻蚀深度，可大幅提升后续工艺的工艺裕度，进而增进存储器元件的存储器密度。换言之，与已知采用电荷捕捉介电层(例如，SONOS栅间层)的存储器元件相比，采用本发明的实施例所述的方法所制作的存储器元件，可以在不增加存储单元的尺寸的前提下，达到较已知存储器元件更好的工作效能。

虽然本发明已以较佳实施例揭露如上，然其并非用以限定本发明，任何该技术领域中具有通常知识者，在不脱离本发明的精神和范围内，当可作些许的更动与润饰，因此本发明的保护范围当视随附的权利要求范围所界定的为准。