半导体结构的形成方法与流程

本发明涉及半导体制作领域，特别涉及一种半导体结构的形成方法。

背景技术：

MOS晶体管通过在栅极施加电压，调节通过沟道区域的电流来产生开关信号。但当半导体技术进入20纳米以下节点时，传统的平面式MOS晶体管对沟道电流的控制能力变弱，造成严重的漏电流。鳍式场效应晶体管(Fin FET)是一种新兴的多栅器件，它一般包括具有高深宽比的半导体鳍部、覆盖部分所述鳍部的顶部和侧壁的栅极结构、位于所述栅极结构两侧的鳍部内的源区和漏区，鳍式场效应晶体管的栅极结构可以从顶部和两侧对鳍部进行控制，具有比平面MOS晶体管强得多的栅对沟道的控制能力，能够很好的抑制短沟道效应。

现有技术的鳍式场效应晶体管，包括：半导体衬底，所述半导体衬底上形成有凸出的鳍部；隔离层，覆盖所述半导体衬底的表面以及鳍部的侧壁的部分侧壁表面，且隔离层的表面低于鳍部的顶部表面；栅极结构，横跨在所述鳍部上，覆盖所述鳍部的部分顶部和侧壁表面，栅极结构包括栅介质层和位于栅介质层上的栅电极。

但是，现有技术的鳍式场效应晶体管性能仍有待提高。

技术实现要素：

本发明解决的问题是怎么提高集成工艺中形成的鳍式场效应晶体管的性能。

为解决上述问题，本发明提供一种半导体结构的形成方法，包括：提供半导体衬底，所述半导体衬底包括NMOS区域和PMOS区域；在PMOS区域的半导体衬底上形成第一鳍部，在NMOS区域的半导体衬底上形成第二鳍部；在所述第一鳍部的侧壁表面形成第一硅锗层，在所述第二鳍部的侧壁表面形成第二硅锗层；形成覆盖所述NMOS区域的半导体衬底和第二硅锗层表面的 掩膜层；形成掩膜层后，对所述PMOS区域的第一硅锗层进行锗凝结处理，形成锗鳍部和位于锗鳍部表面的氧化硅层；去除所述掩膜层和第二鳍部，在所述相邻的第二硅锗层之间形成空腔；在所述第二硅锗层的侧壁和顶部表面上形成铟铝砷层；在所述铟铝砷层的表面形成铟镓砷层；在形成铟镓砷层后，去除所述锗鳍部表面的氧化硅层；在所述锗鳍部表面上形成第一高K栅介质层，在所述铟镓砷层表面上形成第二高K栅介质层；在所述第一高K栅介质层表面上形成第一栅电极，在所述第二高K栅介质层表面上形成第二栅电极。

可选的，所述半导体衬底为绝缘体上硅衬底，包括第一半导体层、位于第一半导体层上的绝缘层、位于绝缘层上的第二半导体层。

可选的，刻蚀所述第二半导体层，在NMOS区域的绝缘层上形成第一鳍部，在PMOS区域的绝缘层上形成第二鳍部。

可选的，所述第一鳍部的宽度为10～50nm，第二鳍部的宽度为40～200nm。

可选的，所述第一硅锗层和第二硅锗层的形成工艺为选择性外延工艺。

可选的，第一硅锗层和第二硅锗层的厚度为5～50nm。

可选的，所述第一硅锗层和第二硅锗层中锗原子的含量为20％～80％。

如权利要求1所述的半导体结构的形成方法，其特征在于，锗凝结处理采用的气体为O₂，温度大于1000摄氏度。

可选的，锗凝结处理时，第一鳍部和硅锗层中的硅元素被氧化在表面形成氧化硅，锗元素在中间凝聚形成锗鳍部。

可选的，在形成铟镓砷层后，去除锗鳍部表面的氧化硅层。

可选的，所述铟铝砷层和铟镓砷层的形成工艺为选择外延工艺。

可选的，所述铟铝砷层的厚度为10～20nm。

可选的，所述铟镓砷的厚度为1～10nm。

可选的，所述掩膜层的材料与氧化硅层的材料不相同。

可选的，所述第一硅锗层除了覆盖所述第一鳍部的侧壁表面外，还覆盖所述第一鳍部的顶部表面。

与现有技术相比，本发明的技术方案具有以下优点：

本发明的半导体结构的形成方法，在PMOS区域的第一鳍部侧壁表面形成第一硅锗层，所述第一硅锗层作为形成锗鳍部的锗来源，通过锗凝结处理可以将第一硅锗层转化为锗鳍部和位于锗鳍部表面的氧化硅层，所述锗鳍部能提高载流子(空穴)的迁移率，所述第二硅锗层作为形成铟铝砷层的缓冲层，用于提高铟铝砷层的表面平坦度，铟铝砷层作为形成铟镓砷层时的缓冲层，铟铝砷层的表面平坦度提高，使得铟铝砷层表面上形成铟镓砷层的表面平坦度也提高，铟镓砷层能提高载流子(空穴的迁移率)，表面平坦度更高的铟镓砷层中载流子的迁移率更高，通过形成覆盖NMOS区域的半导体衬底和第二硅锗层表面的掩膜层，防止在进行锗凝结处理时对NMOS区域的第二硅锗层产生影响，锗鳍部表面形成氧化硅层，在去除第二鳍部时，氧化硅层可以保护锗鳍部不会受到刻蚀损伤。

进一步，所述半导体衬底为绝缘体上硅衬底，包括第一半导体层、位于第一半导体层上的绝缘层、位于绝缘层上的第二半导体层，通过刻蚀第二半导体衬底形成第一鳍部和第二鳍部，所述绝缘层作为刻蚀第二半导体衬底时的停止层，并且绝缘层的存在，使得可以选择性的在第一鳍部和第二鳍部的侧壁形成第一硅锗层和第二硅锗层，以及选择性的在第二硅锗层侧壁和顶部表面上形成铟铝砷层，在铟铝砷层表面选择的形成铟镓砷层。

进一步，所述第一硅锗层和第二硅锗层的厚度为5～50nm，所述第一硅锗层和第二硅锗层中锗原子的含量为20％～80％，所述第一硅锗层为后续锗凝结工艺提供足够的锗，同时第二硅锗层为后续铟铝砷层的生长提供良好的表面。

附图说明

图1～图10为本发明实施例中半导体结构的形成过程的结构示意图。

具体实施方式

如背景技术所言，现有技术的鳍式场效应晶体管性能仍有待提高，比如现有技术形成的鳍式场效应晶体管的载流子迁移率仍有待提升。

为此本发明提供了一种半导体结构的形成方法，在PMOS区域的半导体衬底上形成第一鳍部，在NMOS区域的半导体衬底上形成第二鳍部后；在所 述第一鳍部的侧壁表面形成第一硅锗层，在所述第二鳍部的侧壁表面形成第二硅锗层；形成覆盖所述NMOS区域的半导体衬底和第二硅锗层表面的掩膜层；形成掩膜层后，对所述PMOS区域的第一硅锗层进行锗凝结处理，形成锗鳍部和位于锗鳍部表面的氧化硅层；去除所述掩膜层和第二鳍部，在所述相邻的第二硅锗层之间形成空腔；在所述第二硅锗层的侧壁和顶部表面上形成铟铝砷层；在所述铟铝砷层的表面形成铟镓砷层。在PMOS区域的第一鳍部侧壁表面形成第一硅锗层，所述第一硅锗层作为形成锗鳍部的锗来源，通过锗凝结处理可以将第一硅锗层转化为锗鳍部和位于锗鳍部表面的氧化硅层，所述锗鳍部能提高载流子(空穴)的迁移率，所述第二硅锗层作为形成铟铝砷层的缓冲层，用于提高铟铝砷层的表面平坦度，铟铝砷层作为形成铟镓砷层时的缓冲层，铟铝砷层的表面平坦度提高，使得铟铝砷层表面上形成铟镓砷层的表面平坦度也提高，铟镓砷层能提高载流子(空穴的迁移率)，表面平坦度更高的铟镓砷层中载流子的迁移率更高，通过形成覆盖NMOS区域的半导体衬底和第二硅锗层表面的掩膜层，防止在进行锗凝结处理时对NMOS区域的第二硅锗层产生影响，锗鳍部表面形成氧化硅层，在去除第二鳍部时，氧化硅层可以保护锗鳍部不会受到刻蚀损伤。

为使本发明的上述目的、特征和优点能够更为明显易懂，下面结合附图对本发明的具体实施例做详细的说明。在详述本发明实施例时，为便于说明，示意图会不依一般比例作局部放大，而且所述示意图只是示例，其在此不应限制本发明的保护范围。此外，在实际制作中应包含长度、宽度及深度的三维空间尺寸。

图1～图10为本发明实施例中半导体结构的形成过程的结构示意图。

参考图1，提供半导体衬底203，所述半导体衬底203包括NMOS区域22和PMOS区域21。

所述NMOS区域22后续形成N型的鳍式场效应晶体管，所述PMOS区域21后续形成P型的鳍式场效应晶体管。所述PMOS区域21与NMOS区域22可以相邻也可以不相邻。

本实例中，所述半导体衬底203为绝缘体上硅衬底，包括第一半导体层 200、位于第一半导体层200上的绝缘层201、位于绝缘层201上的第二半导体层202，后续通过刻蚀第二半导体衬底202形成第一鳍部和第二鳍部，所述绝缘层201作为刻蚀第二半导体衬底202时的停止层，并且绝缘层201的存在，使得后续可以选择性的在第一鳍部和第二鳍部的侧壁形成第一硅锗层和第二硅锗层，以及选择性的在第二硅锗层侧壁和顶部表面上形成铟铝砷层，在铟铝砷层表面选择的形成铟镓砷层。在本发明的其他实施例中，所述半导体衬底可以为单层结构，然后在半导体衬底上第一鳍部和第二鳍部。

在一实施例中，所述第一半导体200和第二半导体层202的材料为硅，所述绝缘层201的材料为氧化硅。

所述半导体衬底203的表面还形成有图形化的硬掩膜层204，所述图形化的硬掩膜层204暴露出第二半导体层202待刻蚀的区域。在一实施例中，所述图形化的硬掩膜层204的材料为氮化硅。

参考图2，以所述图形化的硬掩膜层204为掩膜，刻蚀所述第二半导体层202(参考图1)，在PMOS区域21的半导体衬底上形成第一鳍部206，在NMOS区域22的半导体衬底上形成第二鳍部205。

刻蚀所述第二半导体层202采用各向异性的干法刻蚀工艺，在一实施例中，所述各向异性的干法刻蚀工艺为等离子体刻蚀工艺，等离子刻蚀工艺采用的刻蚀气体为HBr和O₂，腔室压力为6-45mTorr，源射频功率为150-800W，偏置射频功率为0-150瓦，HBr的气体流量为50-800sccm，O₂的气体流量为5-20sccm，温度为40-80℃，使得形成的第一鳍部206和第二鳍部205具有平坦的表面，为后续第一硅锗层和第二硅锗层的生长提供了良好的生长表面。

在本发明的其他实施例中，当半导体衬底为单层结构时，所述第一鳍部和第二鳍部的形成过程可以为：在半导体衬底表面上形成半导体材料层；在所述半导体材料层表面上形成图形化的硬掩膜层；以所述图形化的硬掩膜层为掩膜，刻蚀所述半导体材料层，在PMOS区域的半导体衬底上形成第一鳍部，在NMOS区域的半导体衬底上形成第二鳍部。

在本发明的其他实施例中，在形成第一鳍部206和第二鳍部205后，去除在PMOS区域21的第一鳍部206顶部表面上的硬掩膜层204，保留第二鳍 部205顶部表面上的硬掩膜层，后续形成第一硅锗层时，第一硅锗层不仅覆盖第一鳍部206的侧壁表面而且覆盖第一鳍部206的顶部表面，在进行锗凝结处理时利于第一硅锗层的完成转化为锗鳍部，另外选择性外延工艺形成第二硅锗层时，由于第二鳍部205顶部被硬掩膜层204覆盖，第二硅锗层只会覆盖第二鳍部205的侧壁表面，去除硬掩膜层和第二鳍部，在相邻的第二硅锗层207之间形成空腔。

所述第二鳍部205的宽度大于第一鳍部206的宽度，后续可以去除第二鳍部，在相邻的两个分立的第二硅锗层之间形成空腔，然后在分别在分立的第二硅锗层表面形成鳍部，通过类似双图形的工艺使得形成的鳍部的位置精度较高，且相邻鳍部之间的间距可以较小。

在一实施例中，所述第一鳍部的宽度为10～50nm，第二鳍部的宽度为40～200nm

参考图3，在所述第一鳍部206的侧壁表面形成第一硅锗层208，在所述第二鳍部205的侧壁表面形成第二硅锗层207。

所述第一硅锗层208作为后续形成锗鳍部的锗来源，所述第二硅锗层207作为后续铟铝砷层的缓冲层。

所述第一硅锗层208和第二硅锗层207的形成工艺为选择性外延工艺，由于第一鳍部206和第二鳍部205的顶部被图形化的硬掩膜层204覆盖，第一半导体层200的表面被隔离层201覆盖，选择性外延工艺生长硅锗材料时，硬掩膜层204和隔离层201的生长速率远小于硅材料表面的生长速率，通过选择性外延工艺可以选择性的在第一鳍部206的侧壁表面形成第一硅锗层208，选择性的在第二鳍部205的侧壁表面上生长第二硅锗层207，因而提高形成第一硅锗层208和第二硅锗层207的位置精度，并且工艺简单。

研究发现，第一硅锗层208和第二硅锗层207厚度和浓度对后续PMOS区域21的锗凝结工艺和NMOS区域的铟铝砷层生长良好度影响较大，综合考虑，在一实施例中，所述第一硅锗层208和第二硅锗层207的厚度为5～50nm，所述第一硅锗层208和第二硅锗层207中锗原子的含量为20％～80％，所述第一硅锗层208为后续锗凝结工艺提供足够的锗，同时第二硅锗层207为后续 铟铝砷层的生长提供良好的表面。

在一实施例中，所述选择性外延采用的硅源气体是SiH₄或DCS，硅源气体流量为50～800sccm，锗源气体是GeH₄，锗源气体流量为50～800sccm，工艺温度是600～1100摄氏度，压强1～80托，还包括HCl气体以及氢气，氢气作为载气，HCl气体作为选择性气体，HCl的流量均为10～900sccm，氢气的流量是0.1～50slm，使得选择性的在第一鳍部206的侧壁表面形成第一硅锗层208，选择性的在第二鳍部205的侧壁表面上生长第二硅锗层207的同时，提高了形成的第一硅锗层208和第二硅锗层207表面形貌平坦度，为后续第二硅锗层207表面上外延生长铟铝砷层提高良好的生长表面。

在本发明的其他实施例中，在进行选择性外延工艺之前，去除PMOS区域21上的第一鳍部206顶部表面上的图形化的硬掩膜层，使得后续选择性外延工艺形成的第一硅锗层除了覆盖第一鳍部206的侧壁表面外海覆盖所述第一鳍部206的顶部表面，使得锗凝结处理更加完整；保留NMOS区域22的第二鳍部205顶部表面上的图形化的硬掩膜层，使得后续选择性外延工艺形成的第二硅锗层只会覆盖第二鳍部205的侧壁，在去除第二鳍部后，可以直接在第二硅锗层之间形成空腔，便于后续工艺的进行。

参考图4，形成覆盖所述NMOS区域22的半导体衬底和第二硅锗层207表面的掩膜层209。

所述掩膜层209用于在后续进行锗凝结处理时保护NMOS区域21的第二硅锗层207不会受到影响。

在一实施例中，所述掩膜层209的材料与图形化的硬掩膜层204的材料相同，且与氧化硅材料不相同，后续可以在一步工艺中去除掩膜层209和图形化的硬掩膜层204，并且在去除时不会对PMOS区域21上后续形成的锗鳍部表面的氧化硅层产生影响。所述掩膜层209的材料为氮化硅，氮化硅材料的致密度较高，后续进行锗凝结处理时，有效的防止氧元素穿过掩膜层与第二硅锗层207接触。

在其他实施例中，所述掩膜层209可以为其他合适的材料，比如氮氧化硅。

参考图5，形成掩膜层209后，对所述PMOS区域21的第一硅锗层进行锗凝结处理21，形成锗鳍部210和位于锗鳍部210表面的氧化硅层211。

进行锗凝结处理21时，第一硅锗层208和第一鳍部206中的硅元素被氧气氧化在表面形成氧化硅层211，而剩余的锗元素则会向之间凝结，形成锗鳍部210。需要说明的是，锗凝结处理21时，所述第一鳍部206中的硅元素可以部分被氧化，也可以全部被氧化，未被氧化的第一鳍部材料被锗鳍部包围。

在一实施例中，所述锗凝结处理21采用的气体为O₂，温度大于1000摄氏度。

需要说明的是，进行锗凝结处理21处理时，PMOS区域21上的图形化的硬掩膜层204与锗鳍部210之间也可以会形成氧化硅层。

所述锗鳍部210作为P型鳍式场效应晶体管的鳍部，有利于提高P型鳍式场效应晶体管工作时的载流子(空穴)的迁移率。

在其他实施例中，当PMOS区域21上的图形化的硬掩膜层204被去除，相应的形成的第一硅锗层覆盖第一鳍部的侧壁和顶部表面时，在进行锗凝结处理21后，形成的氧化硅层覆盖锗鳍部的侧壁和顶部表面。

参考图6，去除所述掩膜层209(参考图5)和第二鳍部205(参考图5)，在所述相邻的第二硅锗层207之间形成空腔。

在去除掩膜层209后，同时去除NMOS区域22上的图形化的硬掩膜层。

去除所述掩膜层209和第二鳍部205为湿法刻蚀工艺或者其他合适的刻蚀工艺。

在一实施例中，去除所述掩膜层209采用磷酸溶液，去除所述第二鳍部采用TMAH溶液或KOH溶液。

在去除第二鳍部205后，第二鳍部205两侧的第二硅锗层207是分立的，后续可以在分立的第二硅锗层207侧壁和顶部表面上形成铟铝砷层和位于铟铝砷层表面的铟镓砷层，每一个第二硅锗层207与相应的铟铝砷层和铟镓砷层构成一个鳍部，因而，本发明的方法，在NMOS区域22可以一次形成至少两个鳍部，提高了形成效率。

参考图7，在所述第二硅锗层207的侧壁和顶部表面上形成铟铝砷层212；在所述铟铝砷层212的表面形成铟镓砷层213。

所述铟铝砷层212和铟镓砷层213形成工艺为选择性外延工艺。所述选择性外延工艺可以为选择性的分子束外延工艺。

在一实施例中，所述铟铝砷层212的厚度为10～20nm；所述铟镓砷213的厚度为1～10nm。

所述第二硅锗层207作为形成铟铝砷层212的缓冲层，使得形成的铟铝砷层212的表面形貌平坦度较高，相应的所述铟铝砷层212作为形成铟镓砷层213时缓冲层，使得形成的铟镓砷层213表面形貌的平坦度较高，铟镓砷层213平坦度提高有利于提高后续形成N型鳍式场效应晶体管工作时沟道区载流子(电子)的迁移率。

每一个第二硅锗层207及相应的铟铝砷层212和铟镓砷层213构成N型鳍式场效应晶体管的一个鳍部，N型鳍式场效应晶体管工作时，铟镓砷层213中形成导电沟道。

参考图8，在形成铟镓砷层213后，去除锗鳍部210表面所述氧化硅层211(参考图7)。

去除所述氧化硅层211采用湿法刻蚀，在一实施例中，所述施法刻蚀采用的刻蚀溶液为氢氟酸。

本实施例中，在去除所述氧化硅层211时，同时去除锗鳍部210上的图形化的硬掩膜层204(参考图7)。

参考图9，在所述锗鳍部210表面上形成第一高K栅介质层215，在所述铟镓砷层213表面上形成第二高K栅介质层214。

所述第一高K栅介质层215和第二高K栅介质层214的材料为HfO₂、TiO₂、HfZrO、HfSiNO、Ta₂O₅、ZrO₂、ZrSiO₂、Al₂O₃、SrTiO₃或BaSrTiO。本实施例中，所述第一高K栅介质层215和第二高K栅介质层214的材料为Al₂O₃。

所述第一高K栅介质层215和第二高K栅介质层214的形成工艺为化学 气相沉积或原子层沉积。

参考图10，在所述第一高K栅介质层215表面上形成第一栅电极217，在所述第二高K栅介质层214表面上形成第二栅电极216。

所述第一栅电极217覆盖锗鳍部210表面上的第一高K栅介质层215。

所述第二栅电极216至少覆盖一个第二硅锗层207。

所述第一栅电极217和第二栅电极216的材料为W、Al、Cu、Ti、Ag、Au、Pt、Ni其中一种或几种。

本实施例中，所述第一栅电极217和第二栅电极216是分离的，在其他实施例中，第一栅电极217和第二栅电极216可以连接在一起。

虽然本发明披露如上，但本发明并非限定于此。任何本领域技术人员，在不脱离本发明的精神和范围内，均可作各种更动与修改，因此本发明的保护范围应当以权利要求所限定的范围为准。