制作半导体元件的方法与流程

本发明涉及一种制作半导体元件的方法，尤其是涉及一种与栅极结构上形成两层硬掩模的方法。

背景技术：

近年来，随着场效晶体管(field effect transistors,FETs)元件尺寸持续地缩小，现有平面式(planar)场效晶体管元件的发展已面临制作工艺上的极限。为了克服制作工艺限制，以非平面(non-planar)的场效晶体管元件，例如鳍状场效晶体管(fin field effect transistor,Fin FET)元件来取代平面晶体管元件已成为目前的主流发展趋势。由于鳍状场效晶体管元件的立体结构可增加栅极与鳍状结构的接触面积，因此，可进一步增加栅极对于载流子通道区域的控制，从而降低小尺寸元件面临的漏极引发能带降低(drain induced barrier lowering,DIBL)效应，并可以抑制短通道效应(short channel effect,SCE)。再者，由于鳍状场效晶体管元件在同样的栅极长度下会具有更宽的通道宽度，因而可获得加倍的漏极驱动电流。甚而，晶体管元件的临界电压(threshold voltage)也可通过调整栅极的功函数而加以调控。

然而，在现有的鳍状场效晶体管元件制作工艺中，结合金属栅极与接触插塞等元件的制作工艺时仍因制作工艺上的限制遇到一些瓶颈，例如完成金属栅极的制作后通常仍需多道光掩模分别于金属栅极正上方以及源极/漏极区域上方形成接触洞，造成制作成本增加。因此如何改良现有鳍状场效晶体管制作工艺与架构即为现今一重要课题。

技术实现要素：

为了解决上述问题，本发明提供一种制作半导体元件的方法。首先提供一基底，该基底上设有一栅极结构、一第一硬掩模设于栅极结构上以及一层间介电层环绕栅极结构及第一硬掩模。然后去除部分第一硬掩模，形成一第一硬掩模层于第一硬掩模及层间介电层上，最后平坦化部分第二硬掩模层以 形成一第二硬掩模于第一硬掩模上。

附图说明

图1至图6为本发明优选实施例制作一半导体元件的方法示意图；

图7为本发明另一实施例制作一半导体元件的示意图；

图8至图9为本发明另一实施例制作一半导体元件的示意图。

主要元件符号说明

12 基底 14 鳍状结构

16 栅极结构 18 栅极结构

20 栅极结构 22 栅极结构

24 间隙壁 26 源极/漏极区域

28 外延层 30 接触洞蚀刻停止层

32 层间介电层 34 功函数金属层

36 低阻抗金属层 38 硬掩模

40 凹槽 42 遮盖层

44 硬掩模层 46 硬掩模

48 接触插塞 50 介电层

具体实施方式

请参照图1至图6，图1至图6为本发明优选实施例制作一半导体元件的方法示意图。如图1所示，首先提供一基底12，例如一硅基底或硅覆绝缘(SOI)基板，其上可定义有一晶体管区，例如一PMOS晶体管区或一NMOS晶体管区。基底12上具有至少一鳍状结构14及一绝缘层(图未示)，其中鳍状结构14的底部被绝缘层，例如氧化硅所包覆而形成浅沟隔离，且部分的鳍状结构14上另分别设有多个栅极结构16、18、20、22。需注意的是，本实施例虽以四个栅极结构为例，但栅极结构的数量并不局限于此，而可视制作工艺需求任意调整。

鳍状结构14的形成方式可以包含先形成一图案化掩模(图未示)于基底12上，再经过一蚀刻制作工艺，将图案化掩模的图案转移至基底12中。接着，对应三栅极晶体管元件及双栅极鳍状晶体管元件结构特性的不同，而可选择性去除或留下图案化掩模，并利用沉积、化学机械研磨(chemical mechanical polishing,CMP)及回蚀刻制作工艺而形成一环绕鳍状结构14底部的浅沟隔离。除此之外，鳍状结构14的形成方式另也可以是先制作一图案化硬掩模层(图未示)于基底12上，并利用外延制作工艺于暴露出于图案化硬掩模层的基底12上成长出半导体层，此半导体层即可作为相对应的鳍状结构14。同样的，另可以选择性去除或留下图案化硬掩模层，并通过沉积、CMP及回蚀刻制作工艺形成一浅沟隔离以包覆住鳍状结构14的底部。另外，当基底12为硅覆绝缘(SOI)基板时，则可利用图案化掩模来蚀刻基底上的一半导体层，并停止于此半导体层下方的一底氧化层以形成鳍状结构，故可省略前述制作浅沟隔离的步骤。

栅极结构16、18、20、22的制作方式可依据制作工艺需求以先栅极(gate first)制作工艺、后栅极(gate last)制作工艺的先栅极介电层(high-k first)制作工艺以及后栅极制作工艺的后栅极介电层(high-k last)制作工艺等方式制作完成。以本实施例的先栅极介电层制作工艺为例，可先于鳍状结构14上形成一优选包含高介电常数介电层以及多晶硅材料所构成的虚置栅极(图未示)，然后于虚置栅极侧壁形成间隙壁24。接着于间隙壁24两侧的鳍状结构14以及/或基底12中形成一源极/漏极区域26及/或外延层28、选择性于源极/漏极区域26及/或外延层的表面形成一金属硅化物(图未示)、形成一接触洞蚀刻停止层30覆盖虚置栅极，并形成一层间介电层32于接触洞蚀刻停止层30上。

之后可进行一金属栅极置换(replacement metal gate)制作工艺，先平坦化部分的层间介电层32及接触洞蚀刻停止层30，并再将虚置栅极转换为金属栅极的栅极结构16、18、20、22。金属栅极置换制作工艺可包括先进行一选择性的干蚀刻或湿蚀刻制作工艺，例如利用氨水(ammonium hydroxide,NH₄OH)或氢氧化四甲铵(Tetramethylammonium Hydroxide,TMAH)等蚀刻溶液来去除虚置栅极中的多晶硅材料以于层间介电层32与间隙壁24中形成一凹槽。之后形成一至少包含U型功函数金属层34与低阻抗金属层36的导电层于该凹槽内，并再搭配进行一平坦化制作工艺使U型功函数金属层34与低阻抗金属层36的表面与层间介电层32表面齐平。其中，依先栅极介电层(high-k first)制作工艺或后栅极介电层(high-k last)制作工艺的不同，高介电常数介电层(图未示)的剖面可为一字形或U字形。

在本实施例中，功函数金属层34优选用以调整形成金属栅极的功函数， 使其适用于N型晶体管(NMOS)或P型晶体管(PMOS)。若晶体管为N型晶体管，功函数金属层34可选用功函数为3.9电子伏特(eV)～4.3eV的金属材料，如铝化钛(TiAl)、铝化锆(ZrAl)、铝化钨(WAl)、铝化钽(TaAl)、铝化铪(HfAl)或TiAlC(碳化钛铝)等，但不以此为限；若晶体管为P型晶体管，功函数金属层34可选用功函数为4.8eV～5.2eV的金属材料，如氮化钛(TiN)、氮化钽(TaN)或碳化钽(TaC)等，但不以此为限。功函数金属层34与低阻抗金属层36之间可包含另一阻障层(图未示)，其中阻障层的材料可包含钛(Ti)、氮化钛(TiN)、钽(Ta)、氮化钽(TaN)等材料。低阻抗金属层36则可选自铜(Cu)、铝(Al)、钨(W)、钛铝合金(TiAl)、钴钨磷化物(cobalt tungsten phosphide，CoWP)等低电阻材料或其组合。由于依据金属栅极置换制作工艺将虚置栅极转换为金属栅极是此领域者所熟知技术，在此不另加赘述。

形成栅极结构16、18、20、22后可利用一蚀刻制作工艺，在不蚀刻间隙壁24、接触洞蚀刻停止层30以及层间介电层32的情况下，去除部分功函数金属层34与低阻抗金属层36，以于各栅极结构16、18、20、22中分别形成一凹槽(图未示)，然后填入一硬掩模38于各凹槽内，并进行一CMP制作工艺使硬掩模38与层间介电层32表面齐平。其中硬掩模38可为单一材料层或复合材料层，例如可选自由氧化硅、氮化硅、氮氧化硅与碳氧化硅所构成的群组。

如图2所示，接着进行另一蚀刻制作工艺，在不蚀刻层间介电层32的情况下，去除部分硬掩模38、部分间隙壁24以及部分接触洞蚀刻停止层30，以于剩余的硬掩模38、间隙壁24及接触洞蚀刻停止层30上，分别形成一凹槽40位于各栅极结构16、18、20、22上方。

如图3所示，然后可先选择性形成一由氧化硅所构成的遮盖层42于硬掩模38与层间介电层32上，并形成一硬掩模层44于硬掩模38、间隙壁24、接触洞蚀刻停止层30与层间介电层32上并填满各凹槽40。在本实施例中，硬掩模38与硬掩模层44优选包含不同材料，其中硬掩模层44可选自由钛、氮化钛、钽以及氮化钽所组成的群组，但最佳为氮化钛。需注意的是，本实施例虽于硬掩模层44与硬掩模38之间设置一遮盖层42，但又可在不形成任何遮盖层42的情况下直接将硬掩模层44设置于硬掩模38上，此实施例也属本发明所涵盖的范围。

如图4所示，接着进行一平坦化制作工艺，例如以CMP去除部分硬掩 模层44、遮盖层42甚至部分层间介电层32，以分别形成另一硬掩模46于各硬掩模38上，其中平坦化后的硬掩模层44优选构成硬掩模46，且硬掩模46与遮盖层42的上表面优选与层间介电层32表面齐平。另外由于部分间隙壁24与接触洞蚀刻停止层30已于形成凹槽40前被去除，因此硬掩模46的宽度优选大于硬掩模38的宽度。

如图5所示，然后可选择性进行一道蚀刻制作工艺，利用硬掩模46为掩模去除各栅极结构16、18、20、22两侧的部分层间介电层32，使剩余的层间介电层32表面略低于硬掩模46上表面。

之后如图6所示，再以一图案化光致抗蚀剂层(图未示)与硬掩模46为掩模进行另一道蚀刻制作工艺，去除各栅极结构16、18、20、22之间部分的层间介电层32以形成多个接触洞(图未示)并暴露出下面的外延层28。然后去除硬掩模46与遮盖层42，接着再于各接触洞中填入所需的金属材料，例如包含钛(Ti)、氮化钛(TiN)、钽(Ta)、氮化钽(TaN)等的阻障层材料以及选自钨(W)、铜(Cu)、铝(Al)、钛铝合金(TiAl)、钴钨磷化物(cobalt tungsten phosphide，CoWP)等低电阻材料或其组合的低阻抗金属层，并搭配利用硬掩模38当作停止层来进行一平坦化制作工艺，例如以化学机械研磨去除部分金属材料以分别形成接触插塞48于各接触洞内并电连接栅极结构与源极/漏极区域26。至此即完成本发明优选实施例的半导体元件的制作。此外，本实施例也可在形成多个接触洞(图未示)之后，便直接填入所需的阻障层材料与低电阻材料，然后再利用硬掩模38当作停止层，以平坦化制作工艺同时去除部分阻障层材料、低电阻材料以及整个硬掩模46，而于各接触洞内分别形成接触插塞48来电连接栅极结构与源极/漏极区域26。

图7为本发明另一实施例，若硬掩模46为非导体材料时，可选择性不去除硬掩模46与硬掩模38。如图7所示，可选择性形成一介电层50，再以一图案化光致抗蚀剂层(图未示)与硬掩模46为掩模进行另一道蚀刻制作工艺，去除部分介电层50与各栅极结构16、18、20、22之间部分的层间介电层32以形成多个接触洞(图未示)并暴露出下面的外延层28。然后于各栅极结构16、18、20、22之间形成接触洞，接着于各接触洞中填入所需的金属材料，例如包含钛(Ti)、氮化钛(TiN)、钽(Ta)、氮化钽(TaN)等的阻障层材料以及选自钨(W)、铜(Cu)、铝(Al)、钛铝合金(TiAl)、钴钨磷化物(cobalt tungsten phosphide，CoWP)等低电阻材料或其组合的低阻抗金属层，并搭配进行一平 坦化制作工艺，例如以化学机械研磨去除部分金属材料以分别形成接触插塞48于各接触洞内并电连接栅极结构与源极/漏极区域26。至此即完成本发明优选实施例的半导体元件的制作。

请接着参照图8至图9，图8至图9为本发明另一实施例制作一半导体元件的示意图。如图8至图9所示，相较于图2中以蚀刻去除部分硬掩模38、部分间隙壁24以及部分接触洞蚀刻停止层30形成凹槽40，本实施例可选择利用蚀刻仅去除部分硬掩模38及部分间隙壁24但不去除任何接触洞蚀刻停止层30。换句话说，去除部分硬掩模38及部分间隙壁24后接触洞蚀刻停止层30上表面优选与层间介电层32上表面齐平而硬掩模38则与间隙壁24上表面齐平。

随后如图3般形成由氧化硅所构成的遮盖层(图未示)以及氮化钛所构成的硬掩模层(图未示)于硬掩模38、间隙壁24、接触洞蚀刻停止层30与层间介电层32上并填满凹槽40。其中由于接触洞蚀刻停止层30未被去除，因此填入凹槽40内的硬掩模层仅设于硬掩模38与间隙壁24上，而凹槽40外的硬掩模层则设于层间介电层32与接触洞蚀刻停止层30上。

如图9所示，接着进行一平坦化制作工艺，例如以CMP去除部分硬掩模层44、部分遮盖层42甚至部分层间介电层32，以形成另一硬掩模46于各硬掩模38上，其中硬掩模46的上表面优选与层间介电层32与接触洞蚀刻停止层30表面齐平。

同样地，本实施例也可如图5般，可再选择性进行一道蚀刻制作工艺，利用硬掩模46为掩模去除各栅极结构16、18、20、22两侧的部分层间介电层32，使剩余的层间介电层32表面略低于硬掩模46上表面。

综上所述，本发明优选于金属栅极完成后先去除部分金属栅极上的第一硬掩模，然后形成一第二硬掩模层于第一硬掩模与层间介电层上，并再利用平坦化制作工艺去除第二硬掩模层于第一硬掩模上形成第二硬掩模。随后可直接利用第二硬掩模去除金属栅极两侧的层间介电层以形成接触洞，并再拔除第二硬掩模与第一硬掩模，如此可在节省光掩模的情况下同时于金属栅极正上方与源极/漏极区域上方形成所需的接触插塞。

以上所述仅为本发明的优选实施例，凡依本发明权利要求所做的均等变化与修饰，都应属本发明的涵盖范围。