存储器装置及其制造方法与流程

本发明是有关于存储器装置及其制造方法，且特别是有关于一种具有漏极接触插塞的存储器装置及其制造方法。

背景技术：

为了增加动态随机存取存储器(DRAM)内的元件堆迭密度以及改善其整体表现，目前制造技术持续朝向缩减动态随机存取存储器内的电容与缩小动态随机存取存储器的尺寸而努力。然而，而目前的动态随机存取存储器装置并非各方面皆令人满意。例如，随着动态随机存取存储器的尺寸缩减，会产生工艺宽裕度不足及工艺良品率下降的问题。

因此，业界仍须一种可更进一步缩小尺寸，且可增加工艺宽裕度以及工艺良品率的存储器装置以及其制造方法。

技术实现要素：

本发明提供一种存储器装置，包括：基板，具有两个漏极区；位线，设于基板上；第一绝缘层，覆盖基板及位线，其中第一绝缘层具有沟槽露出两个漏极区；以及两个漏极接触插塞，设于沟槽中，且两个漏极接触插塞分别电连接两个漏极区，其中任一漏极接触插塞包括：第一导电层，设于基板上；衬层，设于第一导电层上及沟槽的侧壁上；及第二导电层，设于衬层上，其中两个漏极接触插塞之间具有隔离槽，且第二导电层具有面对隔离槽的侧边，其中衬层并未延伸至第二导电层的侧边上。

本发明更提供一种存储器装置的制造方法，包括：提供基板，其中基板具有两个漏极区；形成位线于基板上；形成第一绝缘层，覆盖基板及位线，其中第一绝缘层具有沟槽露出两个漏极区；以及形成两个漏极接触插塞于沟槽中，且两个漏极接触插塞分别电连接两个漏极区，其中任一漏极接触插塞包括：第一导电层，设于基板上；衬层，设于第一导电层上及沟槽的侧壁上；及第二导电层，设于衬层上，其中两个漏极 接触插塞之间具有隔离槽，且第二导电层具有面对隔离槽的侧边，其中衬层并未延伸至第二导电层的侧边上。

通过实施本发明，可更进一步缩小存储器的尺寸，且可增加工艺宽裕度以及工艺良品率。

为让本发明的特征和优点能更明显易懂，下文特举出较佳实施例，并配合所附图式，作详细说明如下。

附图说明

图1A是显示根据本发明某些实施例所述的存储器装置的制造方法其中一步骤的俯视图。

图1B是沿着图1A的线段1B-1B所绘制的剖面图。

图1C是沿着图1A的线段1C-1C所绘制的剖面图。

图1D是沿着图1A的线段1D-1D所绘制的剖面图。

图2-图12是显示根据本发明某些实施例所述的存储器装置的制造方法各步骤的剖面图。

附图标号

100 存储器装置

102 基板

102S、110S、112S、116S、120S、122S 上表面

104 漏极区

106 源极区

108 字线

108A 栅极电极

108B 栅极介电层

108C、110B、118A 衬层

108D、110D、112、122、122’、122”、132 绝缘层

110 位线

110A 下导电层

110C 上导电层

110E 侧壁

110E1、110E3 氮化硅层

110E2 氧化硅层

114 沟槽

116、116’ 第一导电材料层

116A 第一导电层

118、118’ 衬垫材料层

118E 端点

120、120’ 第二导电材料层

120A 第二导电层

124 凹口

126 开口

128 隔离槽

130 漏极接触插塞

134 电容接触插塞

W 宽度

S1 侧边

H1、H2、H3、H4、H5 高度

1B-1B、1C-1C、1D-1D 线段

具体实施方式

以下针对本发明的存储器装置及其制造方法作详细说明。然而，本发明亦可以各种不同的形式体现，而不应限于本文中所述的实施例。图式中的层与区域的厚度会为了清楚起见而放大。相同或相似的参考号码表示相同或相似的元件，以下段落将不再一一赘述。

本发明实施例是使漏极接触插塞中的衬层不延伸至其上的导电层面对两个漏极接触插塞之间的隔离槽的侧边上，以更进一步降低两个漏极接触插塞彼此电连接的机率，藉此可提升工艺良品率并更进一步降低存储器装置的尺寸。

图1A是显示根据本发明某些实施例所述的存储器装置的制造方法其中一步骤的 俯视图，而图1B是沿着图1A的线段1B-1B所绘制的剖面图，图1C是沿着图1A的线段1C-1C所绘制的剖面图，而图1D是沿着图1A的线段1D-1D所绘制的剖面图。如图1A-图1D所示，首先提供一基板102，基板102具有至少两个漏极区104以及一个源极区106。基板102例如是半导体基板、半导体化合物基板、半导体合金基板、绝缘层上覆半导体基板(Semiconductor Over Insulator，SOI)、未掺杂的基板或是轻掺杂的P型或N型基板。漏极区104与源极区106可通过离子注入步骤掺杂N型或P型掺质形成。

继续参见图1A及图1D，基板102更包括字线108，字线108亦可称为一栅极结构。如图1D所示，字线108包括栅极电极108A及栅极介电层108B，栅极介电层108B是设于栅极电极108A与基板102、漏极区104、源极区106(未绘示于图1D)之间，以防止栅极电极108A与基板102、漏极区104、源极区106电连接。此外，字线108可更包括一衬层108C与一绝缘层108D。衬层108C是设于栅极电极108A与栅极介电层108B之间，而绝缘层108D是设于栅极电极108A之上，使栅极电极108A可与后续形成于基板102上的元件电性绝缘。

栅极电极108A的材料可为非晶硅、复晶硅、一种或多种金属、金属氮化物、导电金属氧化物或上述的组合。栅极介电层108B可为氧化硅、氮化硅、氮氧化硅、高介电常数介电材料或其它任何适合的介电材料或上述的组合。衬层108C的材料可包括氮化钨、氮化钛、氮化钽、上述的组合或其它任何适合的材料。而绝缘层108D的材料可包括氮化硅、二氧化硅、氮氧化硅、上述的组合或其它任何适合的绝缘材料。

继续参见图1A及图1B，于基板102上形成位线110。位线110可包括设于基板102上的下导电层110A、设于下导电层110A上的衬层110B、设于衬层110B上的上导电层110C、设于上导电层110C上的绝缘层110D以及包覆上述下导电层110A、衬层110B、上导电层110C与绝缘层110D的侧壁110E。

下导电层110A的材料可包括掺杂或未掺杂的复晶硅、铜、铝、钨、上述的组合或其它任何适合的导电材料。衬层110B的材料可包括氮化钛、氮化钨、氮化钽、上述的组合或其它任何适合的材料。上导电层110C的材料可包括钨、铜、铝、金、铬、镍、铂、钛、铱、铑、上述的组合或其它任何适合的导电材料。下导电层110A、衬层110B与上导电层110C可通过例如为溅射法、电镀法、电阻加热蒸发法、电子束蒸发法或其它任何适合的沉积工艺形成。

绝缘层110D的材质可包括氮化硅、二氧化硅、氮氧化硅、上述的组合或其它任何适合的绝缘材料。侧壁110E的材质可为氮化硅/氧化硅/氮化硅、氧化硅/氮化硅/氧化硅、氮化硅/氧化硅、氧化硅、氮化硅或Ta₂O₅等。例如，在一些实施例中，侧壁110E可包括依序包括氮化硅层110E1、氧化硅层110E2及氮化硅层110E3。绝缘层110D与侧壁110E可通过化学气相沉积(CVD)法或原子层沉积法(atomic layer deposition，ALD)形成。

接着，参见图1A、图1C及图1D，形成覆盖基板102及位线110的绝缘层112，其中绝缘层112具有露出至少两个漏极区104的沟槽114。此外，如图1C所示，在一些实施例中，绝缘层112的上表面112S至基板102的上表面102S具有一高度H1，而位线110的上表面110S至基板102的上表面102S具有一高度H2，高度H1大于高度H2约60nm至约200nm，例如约100nm至约150nm。绝缘层112的材质可包括氮化硅、二氧化硅、氮氧化硅、上述的组合或其它任何适合的绝缘材料，且可通过化学气相沉积法或原子层沉积法形成。此外，绝缘层112中的沟槽114可通过光刻与刻蚀步骤形成。

图2-图10是显示根据本发明某些实施例所述的存储器装置的制造方法各步骤的剖面图。详细而言，图2-图10是绘示于沟槽114中形成两个漏极接触插塞的步骤。首先，参见图2，形成第一导电材料层116于绝缘层112上且填入沟槽114内。第一导电材料层116的材料可包括掺杂或未掺杂的复晶硅、铜、铝、钨、上述的组合或其它任何适合的导电材料，且可通过溅射法、电镀法、电阻加热蒸发法、电子束蒸发法或其它任何适合的沉积工艺形成。

接着，参见图3，移除所有位于沟槽114外以及部分位于沟槽114内的第一导电材料层116，仅留下部分位于沟槽114内的第一导电材料层116’。在一些实施例中，可通过一刻蚀步骤移除位于沟槽114外以及部分位于沟槽114内的第一导电材料层116。

接着，参见图4，顺应性形成衬垫材料层118于绝缘层112上、沟槽114的侧壁上及第一导电材料层116’上。衬垫材料层118的材料可包括氮化钛、氮化钨、氮化钽、上述之组合或其它任何适合之材料，且可通过溅射法、电镀法、电阻加热蒸发法、电子束蒸发法或其它任何适合的沉积工艺形成。

接着，参见图5，于衬垫材料层118上形成第二导电材料层120。详细而言，第 二导电材料层120是毯覆性沉积于绝缘层112上且填入沟槽114内。第二导电材料层120的材料可包括钨、铜、铝、金、铬、镍、铂、钛、铱、铑、上述的组合或其它任何适合的导电材料，且可通过溅射法、电镀法、电阻加热蒸发法、电子束蒸发法或其它任何适合的沉积工艺形成。

接着，参见图6，移除所有位于沟槽114外以及部分位于沟槽114内的第二导电材料层120，仅留下部分位于沟槽114内的第二导电材料层120’。在一些实施例中，可通过一刻蚀步骤移除位于沟槽114外以及部分位于沟槽114内的第二导电材料层120。例如，在一实施例中，可使用三氟化氮(NF₃)与六氟化硫(SF₆)气体刻蚀第二导电材料层120。

接着，参见图7，移除所有位于沟槽114外以及部分位于沟槽114内的衬垫材料层118，仅留下部分位于沟槽114内的衬垫材料层118’。在一些实施例中，可通过一刻蚀步骤移除位于沟槽114外及部分位于沟槽114内的衬垫材料层118。例如，在一实施例中，可使用含有氯气(Cl₂)但不含有氟气(F₂)刻蚀衬垫材料层118。

此外，如图7所示，第二导电材料层120’的上表面120S至基板102的上表面102S具有一高度H3，而衬垫材料层118’邻近第二导电材料层120’的上表面120S处具有端点118E，端点118E(亦为后续衬层邻近第二导电层的上表面处的端点)至基板102的上表面102S具有一高度H4，且高度H3大于高度H4。本发明通过使衬垫材料层118’的端点118E的高度H4低于第二导电材料层120’的上表面120S的高度H3，可增加存储器装置的工艺宽裕度以及工艺良品率，此部分将于后续图12详细说明。此外，在一些实施例中，衬垫材料层118’的端点118E的宽度W为约5nm至10nm，例如为约7nm至9nm。此宽度W即为装置所增加的工艺宽裕度。

接着，参见图8，形成绝缘层122，绝缘层122覆盖绝缘层112以及第二导电材料层120’，且填入由于衬垫材料层118’的端点118E的高度低于第二导电材料层120’的上表面120S的高度所造成的凹口124中。绝缘层122的材质可包括氮化硅、二氧化硅、氮氧化硅、上述的组合或其它任何适合的绝缘材料，且可通过化学气相沉积法或原子层沉积法形成。

此外，如图8所示，第一导电材料层116’具有上表面116S，第二导电材料层120’具有上表面120S，而绝缘层122具有上表面122S。在一些实施例中，第一导电材料层116’的上表面116S至第二导电材料层120’的上表面120S的距离D1可为约10nm 至约120nm，例如为约30nm至约100nm。此外，在一些实施例中，第二导电材料层120’的上表面120S至绝缘层122的上表面122S的距离D2可为约80nm至约220nm，例如为约120nm至约180nm。

接着，参见图9，刻蚀绝缘层122以于绝缘层122中形成开口126，开口126露出部分第二导电材料层120’。此外，经刻蚀后的绝缘层122是以绝缘层122’表示。在一实施例中，例如可使用氟气(F₂)刻蚀绝缘层122。

接着，参见图10，蚀穿开口126所对应的区域内的第二导电材料层120’、衬垫材料层118’及第一导电材料层116’以形成隔离槽128及两个漏极接触插塞130。在一些实施例中，可通过刻蚀步骤进行刻蚀以形成隔离槽128及两个漏极接触插塞130。例如，在一些实施例中，可使用三氟化氮(NF₃)与氯气(Cl₂)气体刻蚀第二导电材料层120’，使用含有氯气(Cl₂)但不含有氟气(F₂)的气体刻蚀衬垫材料层118’，使用溴化氢(HBr)及氯气(Cl₂)气体刻蚀第一导电材料层116’。此外，在上述刻蚀步骤中，绝缘层122’会被更进一步刻蚀成绝缘层122”。

此外，经刻蚀后的第二导电材料层120’、衬垫材料层118’及第一导电材料层116’分别形成漏极接触插塞130中的第二导电层120A、衬层118A及第一导电层116A。详细而言，两个漏极接触插塞130分别电连接两个漏极区104，且各漏极接触插塞130皆包括设于基板102上的第一导电层116A，设于第一导电层116A上及沟槽114的侧壁上的衬层118A，及设于衬层118A上的第二导电层120A。此外，如图10所示，两个漏极接触插塞130是通过隔离槽128彼此隔开。第二导电层120A具有面对隔离槽128的侧边S1，且衬层118A并未延伸至第二导电层120A的侧边S1上。

本发明实施例通过使漏极接触插塞130中的衬层118A不延伸至其上的第二导电层120A面对两个漏极接触插塞130之间的隔离槽128的侧边S1上，以更进一步降低两个漏极接触插塞130彼此电连接的机率，藉此可提升工艺良品率并更进一步降低存储器装置的尺寸。

此外，在一些实施例中，如图10所示，第二导电层120A具有上表面120S，上表面120S至基板102的上表面102S具有高度H5。而绝缘层112具有上表面112S，上表面112S至基板102的上表面102S具有高度H1，高度H1大于高度H5。

此外，在一些实施例中，如图10所示，隔离槽128延伸入基板102内。通过使隔离槽128延伸入基板102内，可更进一步确保隔离槽128两侧的漏极接触插塞130 彼此电性隔离，故可更进一步提升工艺良品率。

图11是绘示根据本发明某些实施例所述的存储器装置的制造方法其中一步骤的剖面图。如图11所示，形成绝缘层132，绝缘层132覆盖于绝缘层112及绝缘层122上且填入隔离槽128中。绝缘层132的材质可包括氮化硅、二氧化硅、氮氧化硅、上述的组合或其它任何适合的绝缘材料，且可通过化学气相沉积法或原子层沉积法形成。

图12是绘示根据本发明某些实施例所述的存储器装置的制造方法其中一步骤的剖面图。如图12所示，于绝缘层132中形成电容接触插塞134。电容接触插塞134电连接至对应其下设置的漏极接触插塞130。电容接触插塞134的材料可包括钨、铜、铝、金、铬、镍、铂、钛、铱、铑、上述的组合或其它任何适合的导电材料。

如图12所示，由于衬层118A的端点118E的高度低于第二导电层120A的上表面120S的高度，故即使左侧的电容接触插塞134因工艺变异而偏移至衬层118A的端点118E上，电容接触插塞134亦不会电连接至衬层118A的端点118E而造成电连接错误。因此，本发明通过使衬层118A的端点118E的高度低于第二导电层120A的上表面120S的高度，可增加存储器装置的工艺宽裕度以及工艺良品率。

继续参见图12及图1A，存储器装置100包括基板102，基板102具有两个漏极区104。存储器装置100更包括设于基板102上的位线110及覆盖基板102及位线110的绝缘层112，绝缘层112具有沟槽114露出两个漏极区104。存储器装置100更包括设于沟槽114中的两个漏极接触插塞130，此两个漏极接触插塞130分别电连接两个漏极区104，且各漏极接触插塞130皆包括设于基板102上的第一导电层116A、设于第一导电层116A上及沟槽114的侧壁上的衬层118A以及设于衬层118A上的第二导电层120A。此外，此两个漏极接触插塞130之间具有隔离槽128，且第二导电层120A具有面对隔离槽128的侧边S1，且衬层118A并未延伸至第二导电层120A的侧边S1上。此外，存储器装置100更包括覆盖于绝缘层112与绝缘层122”上且填入隔离槽128中的绝缘层132，以及设于绝缘层132中的电容接触插塞134。

综上所述，本发明实施例是使漏极接触插塞中的衬层不延伸至其上的导电层面对两个漏极接触插塞之间的隔离槽的侧边上，以更进一步降低两个漏极接触插塞彼此电连接的机率，藉此可提升工艺良品率并更进一步降低存储器装置的尺寸。此外，本发明通过使衬层的端点的高度低于第二导电层的上表面的高度，可增加存储器装置的工 艺宽裕度以及工艺良品率。

值得注意的是，以上所述的元件尺寸、元件参数以及元件形状皆非为本发明的限制条件。此技术领域中具有通常知识者可以根据不同需要调整这些设定值。另外，本发明的存储器装置及其制造方法并不仅限于图1A-图12所图示的状态。本发明可以仅包括图1A-图12的任何一个或多个实施例的任何一个或多项特征。换言之，并非所有图示的特征均须同时实施于本发明的存储器装置及其制造方法中。

虽然本发明以前述的实施例揭露如上，然其并非用以限定本发明。本发明所属技术领域中具有通常知识者，在不脱离本发明的精神和范围内，当可做些许的更动与润饰。因此本发明的保护范围当视申请专利范围所界定者为准。