双重构图方法及半导体器件的制造方法与流程

本发明涉及半导体技术领域，具体而言涉及一种双重构图方法及半导体器件的制造方法。

背景技术：

随着半导体器件尺寸不断缩小，光刻关键尺寸(CD)逐渐接近甚至超过了光学光刻的物理极限，由此给半导体制造技术尤其是光刻技术提出了更加严峻的挑战。而双重构图技术也适时而至，其基本思想是通过两次构图形成最终的目标图案，以获得单次构图所不能达到的光刻极限。

双重构图技术目前主要包括下列三种：SADP(自对准双重构图)、LELE(光刻-蚀刻-光刻-蚀刻)DP和LLE(光刻-光刻-蚀刻)DP。在这三种技术中，LELE DP技术和LLE DP技术由于两次使用光刻胶，所以对光刻胶的线性度要求很高，并且因此也使得制造成本提高，以致其应用受到局限。而SADP技术由于仅单次使用光刻胶，并且能够突破CD的物理极限而使最小间距减小至CD的二分之一，因而尤其适用于制造CD在32nm以下的半导体器件。

而随着半导体器件尺寸进一步缩小，目前的双重构图技术已经不能满足要求，于是四重构图技术成为一种考虑，但是四重构图对刻胶的线性度要求更高，且需要使用多个光罩，使得制造成本很高。

鉴于上述原因，需要一种改进的自对准双重构图方法，期望该方法能够在进一步提缩小光刻关键尺寸(CD)的同时，降低成本。

技术实现要素：

针对现有技术的不足，本发明提出一种双重构图方法及半导体器件的制造方法，可以进一步提缩小光刻关键尺寸(CD)的同时，降低成本。

本发明的一个实施例提供一种双重构图方法，其包括：提供半导体衬底，并将单体溶液滴在所述半导体衬底上；以闪光压印方式处理所述单体溶液，以形成图形化的第一掩膜层；在所述图形化的第一掩膜层两侧形成间隙壁；在所述半导体衬底上旋涂金属掩膜材料，以填充所述第一掩膜层的空隙部分以形成第二掩膜层；去除所述第一掩膜层两侧的间隙壁，以形成第一掩膜层和第二掩膜层构成的掩膜层。

进一步地，所述方法还包括下述步骤：执行回流工艺，以改善所述第一掩膜层的线宽粗糙度。

进一步地，所述方法还包括下述步骤：执行硬化工艺，以提高所述第一掩膜层的硬度。

进一步地，所述硬化工艺通过在所述第一掩膜层上形成硅涂覆层完成。

进一步地，通过离子轰击处理腔室的含硅顶壁以向下落下硅离子从而在所述第一掩膜层上形成硅涂覆层。

进一步地，形成所述图形化的第一掩膜层的步骤包括下述步骤：

将模板压到衬底上，使单体溶液分散开并填充模板的空腔中；

用紫外光透过所述模板照射压印区域，以使所述单体溶液固化成型，然后移去模板。

进一步地，所述单体溶液为金属溶胶。

本发明的另一个实施例提供一种半导体器件的制造方法，其包括：提供半导体衬底，在所述半导体衬底上形成目标材料层；使用上述的双重构图方法在所述目标材料层形成掩膜层；以所述掩膜层为掩膜来执行后续工艺。

进一步地，在所述目标材料层上还形成有硬掩膜层。

进一步地，所述后续工艺为蚀刻工艺、离子注入工艺或选择性外延生长工艺。

本发明的双重构图方法及半导体器件的制造方法，可以进一步提缩小光刻关键尺寸(CD)的同时，降低成本。

附图说明

本发明的下列附图在此作为本发明的一部分用于理解本发明。附 图中示出了本发明的实施例及其描述，用来解释本发明的原理。

附图中：

图1示出了根据本发明一实施例的用于自对准双重构图的方法的一种流程图；

图2A～图2F是示出了根据本发明一实施例的用于自对准双重构图的方法中各个步骤形成的器件的示意性剖面图；

图3示出了根据本发明一实施例的半导体器件的制造方法的一种流程图；

图4A～图4C示出了根据本发明一实施例半导体器件的制造方法中各个步骤的示意性剖面图。

具体实施方式

现在，将参照附图更详细地描述根据本发明的示例性实施例。然而，这些示例性实施例可以多种不同的形式来实施，并且不应当被解释为只限于这里所阐述的实施例。应当理解的是，提供这些实施例是为了使得本发明的公开彻底且完整，并且将这些示例性实施例的构思充分传达给本领域普通技术人员。在附图中，为了清楚起见，夸大了层和区域的厚度，并且使用相同的附图标记表示相同的元件，因而将省略对它们的描述。

应当理解的是，当元件被称作“连接”或“结合”到另一元件时，该元件可以直接连接或结合到另一元件，或者可以存在中间元件。不同的是，当元件被称作“直接连接”或“直接结合”到另一元件时，不存在中间元件。在全部附图中，相同的附图标记始终表示相同的元件。如在这里所使用的，术语“和/或”包括一个或多个相关所列项目的任意组合和所有组合。应当以相同的方式解释用于描述元件或层之间的关系的其他词语(例如，“在……之间”和“直接在……之间”、“与……相邻”和“与……直接相邻”、“在……上”和“直接在……上”等)。

此外，还应当理解的是，尽管在这里可以使用术语“第一”、“第二”等来描述不同的元件、组件、区域、层和/或部分，但是这些元件、组件、区域、层和/或部分不应当受这些术语的限制。这些术语 仅是用来将一个元件、组件、区域、层或部分与另一个元件、组件、区域、层或部分区分开来。因此，在不脱离根据本发明的示例性实施例的教导的情况下，以下所讨论的第一元件、组件、区域、层或部分也可以被称作第二元件、组件、区域、层或部分。

为了便于描述，在这里可以使用空间相对术语，如“在……之下”、“在……之上”、“下面的”、“在……上方”、“上面的”等，用来描述如在图所示的一个元件或特征与其他元件或特征的空间位置关系。应当理解的是，空间相对术语旨在包含除了器件在图中所描绘的方位之外的在使用或操作中的不同方位。例如，如果附图中的器件被倒置，则描述为“在其他元件或特征下方”或“在其他元件或特征之下”的元件之后将被定位为“在其他元件或特征上方”或“在其他元件或特征之上”。因而，示例性术语“在……下方”可以包括“在……上方”和“在……下方”两种方位。该器件也可以其他不同方式定位(旋转90度或处于其他方位)，并且对这里所使用的空间相对描述符做出相应解释。

这里所使用的术语仅是为了描述具体实施例，而非意图限制根据本发明的示例性实施例。如在这里所使用的，除非上下文另外明确指出，否则单数形式也意图包括复数形式。此外，还应当理解的是，当在本说明书中使用术语“包含”和/或“包括”时，其指明存在所述特征、整体、步骤、操作、元件和/或组件，但不排除存在或附加一个或多个其他特征、整体、步骤、操作、元件、组件和/或它们的组合。

在此，参照作为示例性实施例的优选实施例(和中间结构)的示意性剖面图来描述根据本发明的示例性实施例。这样，预计会出现例如由制造技术和/或容差引起的示出的形状的变化。因此，示例性实施例不应当被解释为仅限于在此示出的区域的具体形状，而是还可以包含例如由制造所导致的形状偏差。例如，示出为矩形的注入区域在其边缘可以具有倒圆或弯曲的特征和/或注入浓度的梯度变化，而不仅是从注入区域到非注入区域的二元变化。同样，通过注入形成的掩埋区会导致在该掩埋区与注入通过的表面之间的区域中也会存在一些注入。因此，图所示出的区域实质上是示意性的，它们的形状并非 意图示出器件中的各区域的实际形状，而且也并非意图限制根据本发明的示例性实施例的范围。

除非另有定义，否则这里所使用的全部术语(包括技术术语和科学术语)都具有与本发明所属领域的普通技术人员通常理解的意思相同的意思。还将理解的是，除非这里明确定义，否则诸如在通用字典中定义的术语这类术语应当被解释为具有与它们在相关领域语境中的意思相一致的意思，而不以理想的或过于正式的含义加以解释。

为了彻底理解本发明，将在下列的描述中提出详细的步骤以及详细的结构，以便阐释本发明的技术方案。本发明的较佳实施例详细描述如下，然而除了这些详细描述外，本发明还可以具有其他实施方式。

实施例一

下面，将参照图1和图2A-图2F来详细说明根据本发明一实施例的在半导体制造过程中用于自对准双重构图的方法。其中，图1示出了根据本发明一实施例的用于自对准双重构图的方法的一种流程图；图2A～图2F是示出了根据本发明一实施例的用于自对准双重构图的方法中各个步骤形成的器件的示意性剖面图。

本实施例的用于自对准双重构图的方法，包括：

步骤S101，提供半导体衬底，并将单体溶液滴在所述半导体衬底上。

如图2A所示，提供半导体衬底200，并将单体溶液201滴在所述半导体衬底200上，所形成的的结构如图2A所示。

半导体衬底200的构成材料可以是未掺杂单晶硅、掺杂有N型或P型杂质的单晶硅、多晶硅、锗硅或者绝缘体上硅(SOI)等。

单体溶液201可以为甲基丙烯酸甲酯、丙烯酸甲酯、丙烯酸乙酯中的一种或几种，其可以通过旋涂法形成在所述半导体衬底200上，并且可以通过光照射进行固化。

优选地，在本实施例中，单体溶液201为金属溶胶，或含金属的抗蚀剂，其同样可以通过旋涂法形成在所述半导体衬底200上，并且可以通过光照射进行固化。

在本实施例中，在将单体溶液201滴在所述半导体衬底200上时， 单体溶液201的位置与所要形成的第一掩膜层的图形对应，这将在后续进一步描述。

步骤S102，以闪光压印方式处理所述单体溶液，以形成图形化的第一掩膜层202，所形成的结构如图2B所示。

示例性地，在本实施例中，所述步骤S102包括：

步骤S1021，将模板压到衬底200上，使单体溶液201分散开并填充模板的空腔中；

步骤S1022，用紫外光透过所述模板照射压印区域，以使所述单体溶液固化成型，然后移去模板，形成图形化的第一掩膜层202。

具体地，所述模板与所述图形化的第一掩膜层202的对应，其上具有与所述图形化的第一掩膜层202的空腔，且该与空腔对应的位置可以允许紫外光透过，这样通过将所模板压在所述衬底200上，使液态分散开并填充模版中的空腔，然后透过模具的紫外曝光促使压印区域的聚合物发生聚合和固化成型，最后刻蚀残留层得到图形化的第一掩膜层202。

此外，如前所述，为了得到图形化的第一掩膜层201，此前在在将单体溶液201滴在所述半导体衬底200上时，单体溶液201的位置与所要形成的第一掩膜层的图形对应，这样当将模板对准单体溶液，并压在衬底200上后，才可以在预定位置得到图形化的第一掩膜层201，以便于后续操作。

步骤S103，执行回流和硬化工艺，所形成的结构如图2C所示。

示例性地，在本实施例中，通过执行回流工艺，即通过适当加热所述衬底200和第一掩膜层202，使所述第一掩膜层202发送回流，从而改善所述第一掩膜层202的线宽粗糙度。

在本实施例中当执行完回流工艺后，继续执行硬化工艺，以提高所述第一掩膜层202的硬度。

示例性地，所述硬化工艺通过在所述第一掩膜层202上形成硅涂覆层完成。具体地，通过离子轰击处理腔室的含硅顶壁以向下落下硅离子从而在所述第一掩膜层上形成硅涂覆层。

又或者使用自适应耦合等离子体处理所述第一掩膜层202，以增加所述第一掩膜层202的硬度。使用具有自适应耦合等离子体源(adaptively coupled plasma(ACP)source)的刻蚀系统中，处理所述第一掩膜层202，以增加第一掩膜层202的硬度。ACP等离子体兼具有ICP(电感耦合等离子体)和CCP(电容耦合等离子体)的特点，使用ACP等离子体刻蚀刻蚀后，可以增加材料的硬度。示例性地，在本实施例中，ACP腔室中，压强为15mTorr，等离子体源功率为1200W。

步骤S104，在所述图形化的第一掩膜层202两侧形成间隙壁203，所形成的结构如图2D所示。

示例性地，在本实施例中，通过诸如ALD、CVD等方法在所述第一掩膜层202形成低温间隙壁，比如低温氧化物或低温氮化物。这样由于形成间隙壁203的工艺温度较低，因而不会使第一掩膜层202在间隙壁203的形成过程中由于温度过高而软化或损伤。

步骤S105，在所述半导体衬底上旋涂金属掩膜材料，以填充所述第一掩膜层202的空隙部分形成第二掩膜层204，所形成的结构如图2E所示。

示例性，在本实施例中，通过旋涂法在所述半导体衬底200上旋涂金属掩膜材料204，以填充所述第一掩膜层202的空隙部分。

步骤S106，去除所述第一掩膜层202两侧的间隙壁203，以形成由所述第一掩膜层202和第一掩膜层204构成的掩膜层，所形成的结构图2F所示。

示例性地，在本实施例中通过合适的干法刻蚀去除所述第一掩膜层202两侧的间隙壁203。

至此本完成了本实施的双重构图方法的全部步骤，然而可以理解的是，上述实施例中，仅说明了与发明相关的步骤，然后在本实施例的双重构图方法中还可以包括诸如CMP、回蚀刻等步骤，以获得对应的器件层。

如图2F，通过本发明的方法制作的最小间距P2与作为现有技术光刻极限CD的最小间距P1相比明显减小，并且可以减小至CD的三分之一。例如，浸没式光刻技术的极限CD为32nm，而利用本发明的方法，可以获得10nm以下的小间距。

进一步地，由于在本实施例中，结合纳米压印和SADP的优点，使得工艺成本大大降低。

实施例二

下面，将参照图3和图4A-图4C来详细说明根据本发明一实施例的半导体器件的制造方法。其中，图3示出了根据本发明一实施例的半导体器件的制造方法的一种流程图；图4A～图4C示出了根据本发明一实施例的调节单元的结构示意图。

本实施例的半导体器件的制造方法，包括：

步骤S301，提供半导体衬底400，在所述衬底400上形成目标材料层401。

如图4A所示，提供半导体衬底400，在半导体衬底400上形成目标材料层401，所形成的结构图4A所示。

衬底400的构成材料可以是未掺杂单晶硅、掺杂有N型或P型杂质的单晶硅、多晶硅、锗硅或者绝缘体上硅(SOI)等。目标材料层401可以是形成在衬底上的互连布线层、层间介电层、栅极材料层或者硬掩膜层。所述互连布线层的构成材料选自钨、硅化钨、铝、钛和氮化钛中的至少一种。所述层间介电层的构成材料可以选自低介电常数(k)材料或超低k材料，例如，由美国加州圣大克劳拉市Applied Materials公司市售的Black DiamondTM II(BDII)电介质、由Dow Chemical公司市售的与(苯环丁烯)介电材料。所述栅极材料层的构成材料选自多晶硅和铝中的一种。所述硬掩膜层的构成材料选自氧化物、未掺杂硅玻璃、玻璃上硅、SiON、SiN、SiBN、BN和高k材料中的至少一种。需要说明的是，目标材料层401是可选而非必选的，可根据实际情况加以取舍。

步骤S302，在所述目标材料层401以使用本发明上述实施例所述的方法形成的掩膜层402，所形成的结构图4B所示。

步骤303，以所述掩膜层402为掩膜来执行后续工艺。

示例性地，在本实施中以所述掩膜层402为掩膜，蚀刻目标材料层401，以将掩膜层402的图案转移至目标材料层401，从而形成具有预定图案的目标材料层403，如图4C所示。蚀刻所采用的工艺是本领域公知的，在此不再赘述。

这里，需予以理解的是，通过上述方式可以在目标材料层401形成栅结构、位线和/或有源区，作为后续形成的半导体器件的一部分。作为一个示例，将要在目标材料层401中形成栅结构图案，在此情况中，目标材料层401可以是导电层(例如，多晶硅层)或者金属层(例如，钨层或硅化钨层)。作为另一个示例，将要在目标材料层401中形成位线图案，在此情况中，目标材料层401可以是金属层(例如，钨或铝层)。需要提请注意，也可以利用本发明的硬掩膜层在目标材料层401中形成有源区图案，在此情况中，目标材料层401可以是半导体衬底，此时掩膜层402作为有源区离子注入时的掩蔽层。另外，也可以利用本发明的掩膜层402作为选择性外延生长的掩蔽层，并且还可以将其用于将来出现的需要掩蔽层的任何工艺。

除上述的膜层之外，还可以在半导体衬底400和目标材料层401之间或者在目标材料层401之上形成蚀刻停止层或界面层(interface layer)或硬掩膜材料层，以便在对目标材料层进行蚀刻时保护下层膜层不会由于过蚀刻(over-etch)而造成损伤，或者避免所述芯模对器件污染。蚀刻停止层和界面层的构成材料可以例如为SiN、SiO2或电介质材料。形成蚀刻停止层和界面层的工艺条件和参数为本领域技术人员所公知，在此亦不再赘述。

根据如上所述的实施例制造的半导体器件可应用于多种集成电路(IC)中。根据本发明的IC例如是存储器电路，如随机存取存储器(RAM)、动态RAM(DRAM)、同步DRAM(SDRAM)、静态RAM(SRAM)、或只读存储器(ROM)等等。根据本发明的IC还可以是逻辑器件，如可编程逻辑阵列(PLA)、专用集成电路(ASIC)、合并式DRAM逻辑集成电路(掩埋式DRAM)、射频电 路或任意其他电路器件。根据本发明的IC芯片可用于例如用户电子产品，如个人计算机、便携式计算机、游戏机、蜂窝式电话、个人数字助理、摄像机、数码相机、手机等各种电子产品中。

本发明已经通过上述实施例进行了说明，但应当理解的是，上述实施例只是用于举例和说明的目的，而非意在将本发明限制于所描述的实施例范围内。此外本领域技术人员可以理解的是，本发明并不局限于上述实施例，根据本发明的教导还可以做出更多种的变型和修改，这些变型和修改均落在本发明所要求保护的范围以内。本发明的保护范围由附属的权利要求书及其等效范围所界定。