半导体结构及其形成方法与流程

本发明涉及半导体制造技术领域，特别涉及一种半导体结构及其形成方法。

背景技术：

金属互连结构是半导体器件中不可或缺的结构，用于实现有源区与有源区之间的互连、晶体管和晶体管之间的互连、或者不同层金属线之间的互连，完成信号的传输和控制。因此，在半导体制造过程中，金属互连结构的形成对半导体器件的性能以及半导体制造成本有着很大的影响。为了增加器件的密度，在集成电路中的半导体器件的尺寸已经被不断减小，为了实现各个半导体器件的电连接，通常需要多层互连结构。

一般的，在半导体器件制造过程的后端互连工艺中，第一层金属层(M1)需要与下层的有源器件结构(包含源漏区域和栅极结构区域)之间形成电学连接。因此，在形成第一层金属层之前，通常需要预先形成半导体器件的局部互连结构(Local Interconnect)。所述局部互连结构包含：与下层的源漏区之间电连接的第零层金属层(M0)、以及与栅极结构之间电连接的第零层栅金属层(M0G)。

然而，现有技术中具有局部互连结构的半导体结构的制造工艺复杂，且形成的半导体结构的性能有待进一步提高。

技术实现要素：

本发明解决的问题是提供一种半导体结构及其形成方法，简化工艺步骤，提高形成的半导体结构的电学性能。

为解决上述问题，本发明提供一种半导体结构的形成方法，包括：提供基底，所述基底表面形成有分立的栅极结构，栅极结构两侧的基底内形成有源漏极，其中，所述基底具有栅极互连区、以及位于相邻栅极互连区之间的桥连区，所述栅极互连区以及桥连区分别与不同的栅极结构相对应，所述基 底还具有与源漏极相对应的源漏互连区，所述源漏互连区横跨若干个源漏极，且所述栅极互连区、桥连区以及源漏互连区相互独立；在所述栅极结构顶部表面和侧壁表面、以及基底表面形成介质层；刻蚀位于源漏互连区上方的介质层，在所述介质层内形成位于源漏互连区上方的第一凹槽，同时刻蚀位于桥连区上方的介质层，在所述介质层内形成位于桥连区上方的第二凹槽，其中，所述第二凹槽投影于基底表面的投影图形至少铺满桥连区；形成填充满所述第一凹槽的第零层导电层，同时形成填充满所述第二凹槽的桥连导电层，所述第零层导电层与源漏互连区内的源漏极电连接；刻蚀位于栅极互连区上方的介质层，在所述介质层内形成位于栅极互连区上方的第三凹槽，所述第三凹槽暴露出栅极互连区的栅极结构表面，所述第三凹槽还暴露出桥连导电层侧壁表面；形成填充满所述第三凹槽的第零层栅导电层，且相邻第零层栅导电层与所述桥连导电层侧壁相接触。

可选的，所述介质层包括层间介质层以及位于层间介质层表面的上层介质层，其中，所述层间介质层覆盖栅极结构顶部表面和侧壁表面、以及基底表面，所述第一凹槽贯穿所述上层介质层，所述第二凹槽贯穿所述上层介质层。

可选的，在形成所述第一凹槽和第二凹槽之前，在所述源漏互连区上方的层间介质层内形成源漏导电层，所述源漏导电层位于源漏极表面，且所述源漏导电层横跨源漏互连区内的源漏极。

可选的，在形成所述第一凹槽和第二凹槽之前，在所述源漏互连区上方的层间介质层内形成源漏导电层，所述源漏导电层位于源漏极表面，且所述源漏导电层横跨源漏互连区内的源漏极。

可选的，形成所述介质层以及源漏导电层的工艺步骤包括：在所述栅极结构顶部表面和侧壁表面、以及基底表面形成层间介质层；刻蚀位于源漏互连区上方的层间介质层，在所述层间介质层内形成暴露出源漏极表面的沟槽，所述沟槽横跨源漏互连区内的源漏极表面；形成填充满所述沟槽的源漏导电层；在所述源漏导电层表面以及层间介质层表面形成上层介质层。

可选的，形成所述沟槽的工艺步骤包括：在所述层间介质层表面形成第 三掩膜层，所述第三掩膜层内具有第四开口，所述第四开口图形横跨所述源漏互连区内的源漏极；以所述第三掩膜层为掩膜，沿第四开口刻蚀层间介质层直至暴露出源漏极表面，形成所述沟槽。

可选的，先形成所述第零层导电层和桥连导电层，后形成所述第零层栅导电层，其中，所述第三凹槽暴露出相邻桥连导电层侧壁表面。

可选的，形成所述第一凹槽和第二凹槽的工艺步骤包括：在所述介质层表面形成第一掩膜层，所述第一掩膜层内具有位于源漏互连区上方的第一开口，所述第一掩膜层内还具有位于桥连区上方的第二开口，所述第二开口投影于基底表面的投影图形至少铺满桥连区；以所述第一掩膜层为掩膜，沿第一开口刻蚀介质层形成所述第一凹槽，同时沿第二开口刻蚀介质层形成所述第二凹槽；去除所述第一掩膜层。

可选的，形成所述第三凹槽的工艺步骤包括：在所述介质层表面形成具有第三开口的第二掩膜层，所述第三开口位于栅极互连区上方，且所述第三开口底部暴露出相邻的桥连导电层部分表面；以所述第二掩膜层为掩膜，沿所述第三开口刻蚀介质层形成所述第三凹槽；去除所述第二掩膜层。

可选的，先形成所述第零层栅导电层，后形成所述第零层导电层和桥连导电层。

本发明还提供一种半导体结构，包括：基底，所述基底表面形成有分立的栅极结构，栅极结构两侧的基底内形成有源漏极，其中，所述基底具有栅极互连区、以及位于相邻栅极互连区之间的桥连区，所述栅极互连区以及桥连区分别与不同的栅极结构相对应，所述基底还具有与源漏极相对应的源漏互连区，所述源漏互连区横跨若干个源漏极，且所述栅极互连区、桥连区以及源漏互连区相互独立；位于所述栅极结构顶部表面和侧壁表面、以及基底表面的介质层；位于所述介质层内的第一凹槽，所述第一凹槽位于源漏互连区上方；位于所述介质层内的第二凹槽，所述第二凹槽位于桥连区上方，且所述第二凹槽投影于基底表面的图形至少铺满桥连区；填充满所述第一凹槽的第零层导电层；填充满所述第二凹槽的桥连导电层；位于所述介质层内的第三凹槽，所述第三凹槽位于栅极互连区上方，所述第三凹槽暴露出栅极互 连区的栅极结构表面，所述第三凹槽还暴露出桥连导电层侧壁表面；填充满所述第三凹槽的第零层栅导电层，且相邻第零层栅导电层与所述桥连导电层侧壁相接触。

可选的，所述介质层包括层间介质层以及位于层间介质层表面的上层介质层，其中，所述层间介质层覆盖栅极结构顶部表面和侧壁表面、以及基底表面，所述第一凹槽贯穿所述上层介质层，所述第二凹槽贯穿所述上层介质层。

可选的，所述源漏互连区上方的层间介质层内形成有源漏导电层，所述源漏导电层位于源漏极表面，且所述源漏导电层横跨源漏互连区内的源漏极。

可选的，所述第一凹槽暴露出源漏导电层的部分或全部顶部表面。

与现有技术相比，本发明的技术方案具有以下优点：

本发明提供的半导体结构的形成方法的技术方案中，在源漏互连区上方的介质层内形成第一凹槽，同时在桥连区上方的介质层内形成第二凹槽，其中，桥连区位于相邻栅极互连区之间，所述第二凹槽投影于基底表面的投影图形至少铺满所述桥连区；形成填充满第一凹槽的第零层导电层，同时形成填充满第二凹槽的桥连导电层，所述零层导电层与源漏互连区内的源漏极电连接；刻蚀位于栅极互连区上方的介质层，在所述介质层内形成位于栅极互连区上方的第三凹槽，所述第三凹槽暴露出栅极互连区的栅极结构表面，所述第三凹槽还暴露出桥连导电层侧壁表面；形成填充满所述第三凹槽的第零层栅导电层，且相邻第零层栅导电层与所述桥连导电层侧壁相接触，因此本发明中相邻第零层栅导电层通过桥连导电层实现电连接，无需为了实现第零层栅导电层之间的电连接而进行额外的工艺步骤，从而简化了工艺步骤。并且，本发明中相邻第零层栅导电层之间的电信号传递路径短，从而使得传递电信号所需的时间少，且减少了电信号受到外界的干扰，提高电信号传递的可靠性，从而使得形成的半导体结构的电学性能得到提高。

进一步，在形成第一凹槽和第二凹槽之前，在所述源漏互连区上方的层间介质层内形成源漏导电层，所述源漏导电层位于源漏极表面，且所述源漏导电层横跨源漏互连区内的源漏极，因此，后续形成的第零层导电层无需横 跨源漏互连区的源漏极，所述第零层导电层与源漏导电层相接触即可，从而降低了形成第零层导电层的工艺难度，降低了对第零层导电层位置精确度和形貌精确度的要求，提高了工艺灵活性。

本发明还提供一种结构性能优越的半导体结构，包括：位于所述栅极结构顶部表面和侧壁表面、以及基底表面的介质层；位于所述介质层内的第一凹槽，所述第一凹槽位于源漏互连区上方；位于所述介质层内的第二凹槽，所述第二凹槽位于桥连区上方，且所述第二凹槽投影于基底表面的图形至少铺满桥连区；填充满所述第一凹槽的第零层导电层；填充满所述第二凹槽的桥连导电层；位于所述介质层内的第三凹槽，所述第三凹槽位于栅极互连区上方，所述第三凹槽暴露出栅极互连区的栅极结构表面，所述第三凹槽还暴露出桥连导电层侧壁表面；填充满所述第三凹槽的第零层栅导电层，且相邻第零层栅导电层与所述桥连导电层侧壁相接触，因此相邻第零层栅导电层之间电信号传递路径短，从而减小了外界环境对信号的干扰，使得传递的电信号准确率高，且传递电信号所需时间短，因此半导体结构具有优良的电学性能。

附图说明

图1至图2为现有技术提供的半导体结构示意图。

图3至图18为本发明一实施例提供的半导体结构形成过程的结构示意图。

具体实施方式

根据背景技术所述，现有技术中具有局部互连结构的半导体结构的制造工艺复杂，且形成的半导体结构的性能有待进一步提高。

参考图1及图2，图1为半导体结构立体结构示意图，图2为半导体结构局部俯视图，半导体结构包括：衬底(未图示)；位于衬底表面的若干分立的鳍部11；横跨所述鳍部11的栅极结构12，且所述栅极结构12覆盖鳍部11的部分顶部表面和侧壁表面；位于所述栅极结构12两侧的鳍部11内的源漏区(未标示)；覆盖所述栅极结构12表面和源漏区表面的介质层13；与所述源漏区电连接的第零层金属层(M0，Metal 0)14，所述第零层金属层14包 括位于源漏区表面的下金属层和位于下金属层顶部表面的上金属层，所述下层金属层位于介质层13内，其中，在沿鳍部11延伸方向上，所述上金属层的宽度尺寸大于下金属层的宽度尺寸；与所述栅极结构12电连接的第零层栅金属层(M0G，Metal 0Gate)15；若干分立的连接层17，部分连接层17位于所述第零层金属层14表面，部分连接层17位于所述第零层栅金属层15表面；位于连接层17表面的若干分立的第一层金属层(M1，Metal 1)16，部分第一层金属层16通过连接层17与所述第零层金属层14电连接，部分第一层金属层16通过连接层17与第零层栅金属层15电连接。

通过第一层金属层16使不同的第零层栅金属层15电连接，从而使第零层栅金属层15与其他器件或结构电连接，且所述第一层金属层16与第零层栅金属层15之间通过连接层17电连接，使得电信号传播路径长，使得半导体结构的电学性能可靠性变差。并且，由于形成了将不同第零层栅金属层15电连接的第一层金属层16，为了使第零层金属层14与其他器件或结构电连接，还需要形成与第零层金属层14电连接的第一层金属层16，半导体结构的形成工艺复杂。

为此，本发明提供一种半导体结构的形成方法，提供基底，所述基底表面形成有分立的栅极结构，栅极结构两侧的基底内形成有源漏极，其中，所述基底具有栅极互连区、以及位于相邻栅极互连区之间的桥连区，所述栅极互连区以及桥连区分别与不同的栅极结构相对应，所述基底还具有与源漏极相对应的源漏互连区，所述源漏互连区横跨若干个源漏极，且所述栅极互连区、桥连区以及源漏互连区相互独立；在所述栅极结构顶部表面和侧壁表面、以及基底表面形成介质层；刻蚀位于源漏互连区上方的介质层，在所述介质层内形成位于源漏互连区上方的第一凹槽，同时刻蚀位于桥连区上方的介质层，在所述介质层内形成位于桥连区上方的第二凹槽，其中，所述第二凹槽投影于基底表面的投影图形至少铺满桥连区；形成填充满所述第一凹槽的第零层导电层，同时形成填充满所述第二凹槽的桥连导电层，所述第零层导电层与源漏互连区内的源漏极电连接；刻蚀位于栅极互连区上方的介质层，在所述介质层内形成位于栅极互连区上方的第三凹槽，所述第三凹槽暴露出栅极互连区的栅极结构表面，所述第三凹槽还暴露出桥连导电层侧壁表面；形 成填充满所述第三凹槽的第零层栅导电层，且相邻第零层栅导电层与所述桥连导电层侧壁相接触。

本发明无需额外形成将相邻第零层栅导电层电连接的第一层导电层，通过位于相邻第零层栅导电层之间的桥连导电层，使相邻第零层栅导电层电连接，简化了工艺步骤，缩短了相邻第零层栅导电层之间的电信号传递路径，从而提高了形成的半导体结构的电学性能。

为使本发明的上述目的、特征和优点能够更为明显易懂，下面结合附图对本发明的具体实施例做详细的说明。

图3至图18为本发明一实施例提供的半导体结构形成过程的剖面结构示意图。

参考图3至图5，图3为俯视图，图4为图3沿YY1方向切割的剖面结构示意图，图5为图3沿ZZ1方向切割的剖面结构示意图，提供基底，所述基底表面形成有分立的栅极结构，栅极结构两侧的基底内形成有源漏极(未标示)。

所述基底具有栅极互连区I、以及位于相邻栅极互连区I之间的桥连区II，所述栅极互连区I以及桥连区II分别与不同的栅极结构相对应，所述基底还具有与源漏极相对应的源漏互连区III，所述源漏互连区III横跨若干个源漏极，且所述栅极互连区I、桥连区II以及源漏互连区III相互独立。本实施例中，YY1方向与栅极结构排列方向相互垂直，ZZ1方向与栅极结构排列方向相互垂直，且沿YY1方向对源漏互连区III进行切割，沿ZZ1方向对栅极互连区I以及位于相邻栅极互连区I之间的桥连区II进行切割。

所述源漏互连区III位于栅极结构两侧，且所述源漏互连区III横跨若干个有源区内的源漏极。在沿栅极结构排列方向上，所述栅极互连区I的尺寸大于或等于栅极结构尺寸，从而使得后续形成的第零层栅导电层与栅极结构整个顶部表面相接触。所述栅极互连区I形成有栅极结构，所述桥连区II形成有栅极结构，且后续在栅极互连区I上方形成与对应栅极结构电连接的第零层栅导电层，所述第零层栅导电层与桥连区II的栅极结构之间电绝缘。本实施例以2个栅极互连区I以及1个桥连区II作为示例，在其他实施例中，所述 栅极互连区的数量以及桥连区的数量可以根据实际工艺需求进行确定。

本实施例中，形成的半导体器件为鳍式场效应管，所述基底包括：衬底201，位于衬底201表面的若干分立的鳍部202，位于衬底201表面的隔离层203，所述隔离层203覆盖鳍部202的部分侧壁表面，且所述隔离层203顶部低于鳍部202顶部。所述栅极结构横跨鳍部202，且所述栅极结构覆盖鳍部202的部分顶部和侧壁表面、以及部分隔离层203表面。本实施例中，所述鳍部202的数量大于1，且所述鳍部202平行排列，所述栅极结构横跨至少一个鳍部202；所述栅极结构的数量也大于1，且所述栅极结构平行排列，所述栅极结构的排列方向与鳍部202的排列方向相互垂直，且每一栅极结构横跨至少一个鳍部202。

在另一实施例中，所述半导体器件为平面晶体管，所述基底为平面基底，所述平面基底为硅衬底、锗衬底、硅锗衬底或碳化硅衬底、绝缘体上硅衬底或绝缘体上锗衬底、玻璃衬底或III-V族化合物衬底(例如氮化镓衬底或砷化镓衬底等)，栅极结构形成于所述平面基底表面。

所述衬底201的材料为硅、锗、锗化硅、碳化硅、砷化镓或镓化铟，所述衬底201还能够为绝缘体上的硅衬底或者绝缘体上的锗衬底；所述鳍部202的材料包括硅、锗、锗化硅、碳化硅、砷化镓或镓化铟；所述隔离层203作为半导体器件的隔离结构，起到电隔离相邻鳍部202的作用，所述隔离层203的材料为氧化硅、氮化硅或氮氧化硅。本实施例中，本实施例中，所述衬底201为硅衬底，所述鳍部202的材料为硅，所述隔离层203的材料为氧化硅。

所述源漏极包括分别位于栅极结构相对两侧的有源区基底内的源极或漏极。本实施例中，所述源漏互连区III横跨若干个鳍部202内的源漏极。所述源漏极内还形成有应力层(未标示)，所述应力层的材料为碳化硅或锗化硅。所述应力层的材料为碳化硅时，所述应力层内掺杂有N型离子，例如为P、As或Sb；所述应力层的材料为锗化硅时，所述应力层内掺杂有P型离子，例如为B、Ga或In。

所述栅极结构包括：栅介质层211、位于栅介质层211表面的功函数层212、以及位于功函数层212表面的导电栅极213。本实施例中，所述栅极结 构还包括：位于栅介质层211侧壁表面、功函数层212侧壁表面以及导电栅极213侧壁表面的侧墙(未图示)。

所述栅介质层211的材料为高k栅介质材料，高k栅介质材料为HfO₂、HfSiO、HfSiON、HfTaO、HfTiO、HfZrO、ZrO₂或Al₂O₃。所述功函数层212的材料为N型功函数材料或P型功函数材料，其中，N型功函数材料为TiAl、TaAlN、TiAlN、MoN、TaCN或AlN，P型功函数材料为Ta、TiN、TaN、TaSiN或TiSiN。所述导电栅极213的材料为Al、Cu、Ag、Au、Pt、Ni、Ti或W。

本实施例中，所述栅极结构顶部表面还形成有硬掩膜层206，所述硬掩膜层206能够起到保护导电栅极213的作用。本实施例中，所述硬掩膜层206的材料为氮化硅。在其他实施例中，所述硬掩膜层的材料还能够为氮氧化硅或碳氮氧化硅。

在其他实施例中，所述栅极结构还能够为伪栅结构(dummy gate)，其中，栅极结构为单层结构或叠层结构。

继续参考图3至图5，在所述栅极结构顶部表面和侧壁表面、以及基底表面形成层间介质层204。

需要说明的是，为了便于说明，图3中仅示出了鳍部202以及栅极结构的位置关系，图3中未示出层间介质层204。

本实施例中，所述层间介质层204顶部高于栅极结构顶部。在其他实施例中，所述层间介质层顶部与栅极结构顶部齐平。

所述层间介质层204的材料为氧化硅、氮化硅、氮氧化硅中的一种或多种，形成工艺包括化学气相沉积工艺、物理气相沉积工艺或原子层沉积工艺。本实施例中，所述层间介质层204的材料为氧化硅，形成工艺包括等离子体增强化学气相沉积(PECVD)工艺。

参考图6至图7，图6为俯视图，图7为图6沿YY1方向切割的剖面结构示意图，在所述源漏互连区III上方的层间介质层204内形成源漏导电层207。

为了便于说明，图6中未示出层间介质层204，图6中示出的虚线框示出 了源漏互连区III横跨的有源区范围，即每一源漏互连区横跨的源漏极范围。本实施例中，以源漏互连区III横跨4个鳍部内的源漏极为例。

所述源漏导电层207位于源漏极表面，且所述源漏导电层207横跨所述源漏互连区III内的源漏极，使得源漏互连区III内的若干个源漏极通过所述源漏导电层207实现相互电连接的目的，因此后续形成的第零层导电层仅需与源漏导电层207电连接，就能够使第零层导电层与源漏互连区III内的若干个源漏极电连接，使得对第零层导电层的位置精确度和形貌精确度的要求降低，从而增加工艺灵活性，提高半导体结构的可靠性。

所述源漏导电层207的材料为铜、铝、钨、银或金。本实施例中，所述源漏导电层207的材料为钨。

在一个实施例中，形成所述源漏导电层207的工艺步骤包括：刻蚀位于源漏互连区III上方的层间介质层204，在所述层间介质层204内形成暴露出源漏极表面的沟槽，所述沟槽横跨源漏互连区III内的源漏极表面；形成填充满所述沟槽的源漏导电层207。形成所述沟槽的工艺步骤包括：在所述层间介质层204表面形成第三掩膜层，所述第三掩膜层内具有第四开口，所述第四开口图形横跨所述源漏互连区III内的源漏极；以所述第三掩膜层为掩膜，沿第四开口刻蚀层间介质层204直至暴露出源漏极表面，形成所述沟槽；去除所述第三掩膜层。

在另一实施例中，通过双重图形化法形成所述源漏导电层207，进一步提高形成的源漏导电层207的位置精确度和形貌精确度。

参考图8至图9，图8为在图7基础上的示意图，图9为在图5基础上的示意图，在所述源漏导电层207表面以及层间介质层204表面形成上层介质层208。

所述上层介质层208的材料为氧化硅、氮化硅、氮氧化硅或碳氮氧化硅。本实施例中，所述上层介质层208的材料为氧化硅。

本实施例中，所述层间介质层204以及位于层间介质层204表面的上层介质层208形成叠层结构，所述叠层结构为位于栅极结构顶部表面和侧壁表面、以及基底表面的介质层，后续刻蚀位于源漏互连区III上方的介质层实际 为刻蚀源漏互连区III上方的上层介质层208，刻蚀位于桥连区II上方的介质层实际为刻蚀桥连区II上方的上层介质层208，所述层间介质层204起到保护栅极结构顶部的作用，防止后续形成的桥连导电层与桥连区II的栅极结构发生不期望的电连接。并且，位于层间介质层204内的源漏导电层207的形成，不仅使得后续形成的第零层导电层使源漏互连区III的若干个源漏极电连接，还能够降低后续形成第零层导电层的工艺难度，使得第零层导电层的图形无需横跨源漏互连区III的待电连接的若干个源漏极。

继续参考图8至图9，在所述上层介质层208表面形成第一掩膜层209，所述第一掩膜层209内具有位于源漏互连区III上方的第一开口301，所述第一掩膜层209内还具有位于桥连区II上方的第二开口302。

所述第一开口301投影于基底表面的投影图形铺满部分或全部源漏互连区III。本实施例中，前述形成有横跨源漏互连区III源漏极的源漏导电层207，因此，即使第一开口301投影于基底表面的投影图形剖面部分源漏互连区III，后续形成的第零层导电层也能够将同一源漏互连区III内的源漏极电连接起来。为此，本实施例中，对所述第一开口301的位置精确度和形貌精确度的要求较低，从而增加了工艺灵活性，降低了工艺难度。

本实施例中，为了进一步降低形成第一开口301的工艺难度，所述第一开口301的宽度尺寸大于源漏互连区III的宽度尺寸。

本实施例中，所述第二开口302投影于基底表面的投影图形至少铺满桥连区II，从而使得后续形成的相邻第零层栅导电层能够通过桥连导电层实现电连接。

本实施例中，所述第二开口302除位于桥连区II上方外，还位于与所述桥连区II相邻的栅极互连区I的上方，且所述第二开口302投影于相邻栅极互连区I上的投影图形面积小于栅极互连区I面积，从而为后续形成第零层栅导电层预留空间位置。为了使得后续形成的第零层栅导电层与栅极结构整个顶部表面相接触，所述第二开口302投影于栅极互连区I上的投影图形与栅极互连区I内的栅极结构没有重合部分。在其他实施例中，所述第二开口仅位于桥连区上方。

所述第一掩膜层209的材料为氧化硅、氮化硅、氮氧化硅、碳氮氧化硅、氮化钛或氮化钽。所述第一掩膜层209的材料与上层介质层208以及层间介质层204的材料不同，本实施例中，所述第一掩膜层209的材料为氮化硅。

形成所述第一掩膜层209的工艺步骤包括：在所述上层介质层208表面形成初始掩膜层；在所述初始掩膜层表面形成图形化的光刻胶层；以所述图形化的光刻胶层为掩膜，刻蚀所述初始掩膜层，形成具有第一开口301和第二开口302的第一掩膜层209；去除所述图形化的光刻胶层。

在其他实施例中，所述第一掩膜层的材料为还能够为光刻胶，则在后续形成第一凹槽和第二凹槽之后，去除所述第一掩膜层；在后续形成第三凹槽之前，重新在介质层表面形成第二掩膜层。

参考图10及图11，图10为在图8基础上的示意图，图11为在图9基础上的示意图，以所述第一掩膜层209(参考图8至图9)为掩膜，沿第一开口301(参考图8)刻蚀上层介质层208形成第一凹槽311，同时沿第二开口302(参考图9)刻蚀上层介质层208形成第二凹槽312。

采用干法刻蚀工艺，刻蚀所述上层介质层208形成所述第一凹槽311和第二凹槽312，所述第一凹槽311贯穿所述上层介质层208，所述第二凹槽312贯穿所述上层介质层208。

所述第一凹槽311位于源漏互连区III上方，所述第一凹槽311暴露出源漏导电层207的部分或全部顶部表面。本实施例中，所述第一凹槽311暴露出源漏导电层207的部分顶部表面。

本实施例中，所述第二凹槽312底部暴露出层间介质层204顶部表面，所述层间介质层204起到保护桥连区II栅极结构顶部的作用，避免桥连区II栅极结构顶部表面被暴露出来。

所述第二凹槽312位于桥连区II上方，所述第二凹槽312投影于基底表面的投影图形至少铺满桥连区II。本实施例中，所述第二凹槽312仅位于桥连区II上方。在其他实施例中，所述第二凹槽除位于桥连区上方外，还位于与所述桥连区相邻的栅极互连区上方，且第二凹槽投影于基底表面的投影图形面积小于栅极互连区面积，从而为后续形成第零层栅导电层预留空间位置。

接着，去除所述第一掩膜层209。在其他实施例中，还能够在后续形成第零层导电层和桥连导电层之后，去除所述第一掩膜层；或者，在后续形成第零层栅导电层之前无需去除所述第一掩膜层，利用所述第一掩膜层作为后续形成第二凹槽时采用的第二掩膜层，无需再次形成第二掩膜层，从而能够节约生产成本。

参考图12及图14，形成填充满所述第一凹槽311(参考图10)的第零层导电层217，同时形成填充满所述第二凹槽312(参考图11)的桥连导电层322，所述第零层导电层217与源漏互连区III内的源漏极电连接。

为了便于说明，图12中未示出上层介质层208以及层间介质层204。

形成所述第零层导电层217以及桥连导电层322的工艺步骤包括：形成填充满所述第一凹槽311和第二凹槽312的导电膜，所述导电膜顶部高于上层介质层208顶部；去除高于上层介质层208顶部的导电膜，形成所述第零层导电层217和桥连导电层322。

所述第零层导电层217的材料为铜、铝、钨、金、银或钛中的一种或多种；所述桥连导电层322的材料为铜、铝、钨、金、银或钛中的一种或多种。

本实施例中，所述第零层导电层217与源漏导电层207电连接，所述源漏导电层207与源漏互连区III的若干个源漏极电连接，因此所述第零层导电层217与源漏互连区III的若干个源漏极电连接，从而使得所述若干个源漏极与其他器件或其他结构电连接。

本实施例中，所述桥连导电层322位于桥连区II上方，所述桥连导电层322还位于与所述桥连区II相邻的栅极互连区I上方，且所述桥连导电层322投影于栅极互连区I上的投影图形与栅极互连区I内的栅极结构没有重合部分，从而使得后续形成的第零层栅导电层与栅极结构整个顶部表面相接触。在其他实施例中，所述桥连导电层还能够仅位于桥连区上方；或者，所述桥连导电层投影于栅极互连区上的投影图形与栅极互连区内的栅极结构具有重合部分。

参考图15，图15为在图14基础上的示意图，在所述介质层表面形成具有第三开口233的第二掩膜层231，所述第三开口233位于栅极互连区I上方， 且所述第三开口233底部还暴露出相邻的桥连导电层322部分表面。

所述第二掩膜层231的材料为氧化硅、氮化硅、氮氧化硅、碳氮化硅、氮化钛或氮化钽。本实施例中，所述第二掩膜层231的材料为氮化硅。

所述第三开口233底部暴露出相邻的桥连导电层322部分表面，从而使得后续形成的第三凹槽暴露出桥连导电层322侧壁表面。

参考图16，图16为在图15基础上的示意图，刻蚀位于栅极互连区I上方的介质层，在所述介质层内形成位于栅极互连区I上方的第三凹槽243，所述第三凹槽243暴露出栅极互连区I的栅极结构表面，所述第三凹槽243还暴露出桥连导电层322侧壁表面。

具体的，以所述第二掩膜层231(参考图15)为掩膜，沿所述第三开口233(参考图15)刻蚀介质层形成所述第三凹槽243；去除所述第二掩膜层231。本实施例中，以所述第二掩膜层231为掩膜，刻蚀上层介质层208以及部分厚度的层间介质层204，还刻蚀去除位于栅极互连区I栅极结构顶部表面的硬掩膜层206，直至暴露出导电栅极213顶部表面。

本实施例中，所述第三凹槽243暴露出导电栅极213整个顶部表面。

参考图13、图17及图18，图17为俯视图，图13为图17沿YY1方向切割的剖面结构示意图，图18为图17沿ZZ1方向切割的剖面结构示意图，形成填充满所述第三凹槽243(参考图16)的第零层栅导电层253，且相邻第零层栅导电层253与所述桥连导电层322侧壁相接触。

所述第零层栅导电层253的材料为铜、铝、钨、金、银或钛中的一种或多种。形成所述第零层栅导电层253的工艺步骤包括：形成填充满所述第三凹槽243的导电膜，所述导电膜顶部高于介质层顶部；去除高于介质层顶部的导电膜，形成所述第零层栅导电层253。

本实施例中，相邻第零层栅导电层253通过桥连导电层322实现电连接，因此，后续无需再进行额外的工艺步骤，无需再形成将相邻第零层栅导电层252电连接起来的第一层导电层，从而节约了工艺步骤。同时，相邻第零层栅导电层252之间的电信号传递路径短，使得传递的电信号准确率高，从而使得形成的半导体结构的电学性能得到提高。

并且，利用形成第零层导电层的工艺形成所述桥连导电层，因此本实施例中并未增加工艺步骤，未增加使用的光罩数量，不仅提高了形成的半导体结构的电学性能，还进一步简化了工艺步骤，节约了半导体生产成本。

在其他实施例中，所述介质层为单层结构时，则形成的第一凹槽贯穿所述介质层，形成的第二凹槽贯穿所述介质层，形成的第三凹槽贯穿位于栅极互连区的栅极结构上方的介质层。为了保证桥连导电层与桥连区的栅极结构电绝缘，所述栅极结构顶部表面形成有硬掩膜层，从而使得第二凹槽底部暴露出硬掩膜层表面，所述硬掩膜层使得后续形成的桥连导电层与桥连区栅极结构电绝缘；所述第一凹槽暴露出源漏互连区的源漏极表面，从而使得形成的第零层导电层位于源漏极表面，且所述第零层导电层横跨所述源漏互连区的源漏极表面。

本实施例中，以先形成所述第零层导电层和桥连导电层，后形成所述第零层栅导电层为例，其中，所述第三凹槽暴露出相邻桥连导电层侧壁表面。在其他实施例中，还能够先形成第零层栅导电层，后形成所述第零层导电层和桥连导电层。

本发明实施例还提供一种半导体结构，结合参考图13、图17及图18，所述半导体结构包括：

基底，所述基底表面形成有分立的栅极结构，栅极结构两侧的基底内形成有源漏极，其中，所述基底具有栅极互连区I、以及位于相邻栅极互连区I之间的桥连区II，所述栅极互连区I以及桥连区II分别与不同的栅极结构相对应，所述基底还具有与源漏极相对应的源漏互连区III，所述源漏互连区III横跨若干个源漏极，且所述栅极互连区I、桥连区II以及源漏互连区III相互独立；

位于所述栅极结构顶部表面和侧壁表面、以及基底表面的介质层；

位于所述介质层内的第一凹槽，所述第一凹槽位于源漏互连区III上方；

位于所述介质层内的第二凹槽，所述第二凹槽位于桥连区II上方，且所述第二凹槽投影于基底表面的图形至少铺满桥连区II；

填充满所述第一凹槽的第零层导电层217；

填充满所述第二凹槽的桥连导电层322；

位于所述介质层内的第三凹槽，所述第三凹槽位于栅极互连区I上方，所述第三凹槽暴露出栅极互连区I的栅极结构表面，所述第三凹槽还暴露出桥连导电层322侧壁表面；

填充满所述第三凹槽的第零层栅导电层253，且相邻第零层栅导电层253与所述桥连导电层322侧壁相接触。

以下将对本实施例提供的半导体结构进行详细说明。

所述源漏互连区III位于栅极结构两侧，且所述源漏互连区III横跨若干个有源区内的源漏极。在沿栅极结构排列方向上，所述栅极互连区I的尺寸大于或等于栅极结构尺寸，从而使得第零层栅导电层253与栅极结构整个顶部表面相接触。所述栅极互连区I形成有栅极结构，所述桥连区II形成有栅极结构，且在栅极互连区I上方形成有与对应栅极结构电连接的第零层栅导电层253，所述第零层栅导电层253与桥连区II的栅极结构之间电绝缘。

所述基底包括：衬底201；位于衬底201表面的若干分立的鳍部202；位于所述衬底201表面的隔离层203，所述隔离层203覆盖鳍部202的部分侧壁表面，且所述隔离层203顶部低于鳍部202顶部；其中，所述栅极结构横跨所述鳍部202，且所述栅极结构位于部分隔离层203表面、以及鳍部的侧壁和顶部表面，所述源漏极位于栅极结构两侧的鳍部202内。本实施例中，所述源漏互连区III横跨若干个鳍部202内的源漏极。

所述栅极结构包括：栅介质层211、位于栅介质层211表面的功函数层212、以及位于功函数层212表面的导电栅极213。

所述介质层包括层间介质层204以及位于层间介质层204表面的上层介质层208，其中，所述层间介质层204覆盖栅极结构顶部表面和侧壁表面、以及基底表面，所述第一凹槽贯穿所述上层介质层208，所述第二凹槽贯穿所述上层介质层208。

所述源漏互连区III上方的层间介质层204内形成有源漏导电层207，所述源漏导电层207位于源漏极表面，且所述源漏导电层207横跨源漏互连区III内的源漏极。所述第一凹槽暴露出源漏导电层207部分或全部顶部表面。 本实施例中，所述第一凹槽暴露出源漏导电层207部分顶部表面，所述第零层导电层217位于源漏导电层217部分顶部表面，且第零层导电层217宽度尺寸大于源漏导电层217宽度尺寸。

本实施例中，所述桥连导电层322除位于桥连区II上方外，所述桥连导电层322还位于相邻栅极互连区I上方。在其他实施例中，所述桥连导电层仅位于桥连区上方。

本实施例中，所述第零层栅导电层253覆盖栅极互连区I栅极结构整个顶部表面。所述第零层栅导电层253侧壁与桥连导电层322相接触，从而使得相邻第零层栅导电层253通过桥连导电层322实现电连接。与现有技术相比，本实施例中第零层导电层253之间的电信号传递路径更短，从而减小了外界环境干扰作用，使得传递的电信号准确率得到提升，且半导体结构在工作时的处理速度也得到提升。

虽然本发明披露如上，但本发明并非限定于此。任何本领域技术人员，在不脱离本发明的精神和范围内，均可作各种更动与修改，因此本发明的保护范围应当以权利要求所限定的范围为准。