半导体结构及其形成方法与流程

本发明涉及半导体制造领域，特别涉及一种半导体结构及其形成方法。

背景技术：

随着半导体制造技术的飞速发展，半导体器件朝着更高的元件密度，以及更高的集成度的方向发展。晶体管作为最基本的半导体器件目前正被广泛应用，因此随着半导体器件的元件密度和集成度的提高，平面晶体管的栅极尺寸也越来越短，传统的平面晶体管对沟道电流的控制能力变弱，产生短沟道效应，产生漏电流，最终影响半导体器件的电学性能。

为了克服晶体管的短沟道效应，抑制漏电流，现有技术提出了鳍式场效应晶体管(Fin FET)，鳍式场效应晶体管是一种常见的多栅器件。鳍式场效应晶体管的结构包括：位于半导体衬底表面的鳍部和介质层，所述介质层覆盖部分所述鳍部的侧壁，且介质层表面低于鳍部顶部；位于介质层表面、以及鳍部的顶部和侧壁表面的栅极结构；位于所述栅极结构两侧的鳍部内的源区和漏区。

位于栅极结构两侧鳍部内的源区和漏区被称为抬升的源区和漏区(Raised source and drain)。随着半导体器件尺寸的不断缩小，形成抬升的源区和漏区的工艺难度增大，而且以应力层形成晶体管的源区和漏区性能不良。

技术实现要素：

本发明解决的问题是提供一种半导体结构及其形成方法，以改善所形成鳍式场效应晶体管的性能，提高可靠性。

为解决上述问题，本发明提供一种半导体结构的形成方法，包括：

形成基底，所述基底表面形成有相邻的第一鳍部和第二鳍部，所述第一鳍部和第二鳍部之间形成有第一凹槽；

在所述第一鳍部和第二鳍部的上表面形成第一掩膜；

去除靠近所述第一凹槽的部分第一掩膜，形成露出部分第一鳍部和部分第二鳍部的第一开口，被剩余第一掩膜覆盖的为第一鳍部器件区和第二鳍部器件区；

形成第一隔离结构，所述第一隔离结构填充于所述第一凹槽和所述第一开口；

在第一隔离结构上形成伪栅结构，在所述第一鳍部器件区和第二鳍部器件区上分别形成栅极结构；

在所述伪栅结构和所述栅极结构之间的第一鳍部器件区或第二鳍部器件区中形成应力层。

可选的，形成基底的步骤包括：提供半导体衬底，在所述半导体衬底表面形成图形化的第二掩膜；以图形化的所述第二掩膜为掩膜，去除部分厚度的半导体衬底，形成所述基底和位于基底表面的鳍部结构；在所述鳍部结构中形成第一凹槽，所述第一凹槽将所述鳍部结构分为第一鳍部和第二鳍部；形成第一掩膜的步骤包括：所述第二掩膜被所述第一凹槽分为两个第一掩膜，分别覆盖所述第一鳍部和第二鳍部的上表面。

可选的，形成基底的步骤包括：所述第一掩膜的材料为氮化硅。

可选的，形成基底的步骤包括：所述第一掩膜的厚度在到范围内。

可选的，形成第一开口的步骤包括：采用湿法刻蚀工艺去除靠近所述第一凹槽的部分第一掩膜以形成所述第一开口。

可选的，采用湿法刻蚀工艺形成所述第一开口的步骤包括：采用磷酸湿法刻蚀工艺去除靠近所述第一凹槽的部分第一掩膜以形成所述第一开口。

可选的，形成第一隔离结构的步骤包括：形成隔离材料层，所述隔离材料层的顶部表面高于剩余第一掩膜的顶部表面，且填充于所述第一凹槽和第一开口；去除所述隔离材料层顶部的部分厚度，露出剩余第一掩模的顶部表面，以形成所述第一隔离结构。

可选的，形成所述第一隔离结构的步骤包括：采用化学机械研磨的方式 去除所述隔离材料层顶部的部分厚度以形成第一隔离结构。

可选的，形成隔离材料层的步骤包括：采用流体化学气相沉积工艺形成所述隔离材料层。

可选的，所述隔离材料层还填充于所述第一鳍部和第二鳍部的两侧；在形成第一隔离结构的步骤之后，在所述第一隔离结构上形成伪栅结构的步骤之前，所述形成方法还包括：去除所述第一鳍部和第二鳍部两侧隔离材料层的部分厚度，以露出所述第一鳍部和第二鳍部的侧面，形成第二隔离结构。

可选的，形成第二隔离结构的步骤包括：形成覆盖所述第一隔离结构的第三掩膜；采用回刻工艺去除所述第一鳍部和第二鳍部两侧隔离材料层的部分厚度，露出所述第一鳍部和第二鳍部的侧面，形成第二隔离结构。

可选的，所述第三掩膜还覆盖部分第一掩膜表面。

可选的，所述第三掩膜为光刻胶。

可选的，在形成第一隔离结构的步骤之后，在第一隔离结构上形成伪栅结构的步骤之前，所述形成方法还包括：降低所述第一隔离结构的高度。

可选的，形成伪栅结构的步骤中，所述伪栅结构包括伪栅以及位于伪栅两侧的伪栅侧墙；所述伪栅侧墙还覆盖所述第一隔离结构的侧壁。

相应的，本发明还提供一种半导体结构，包括：

基底，所述基底表面形成有相邻的第一鳍部和第二鳍部；

位于所述第一鳍部和第二鳍部之间的第一隔离结构，所述第一隔离结构还覆盖所述第一鳍部和第二鳍部的部分上表面，未被所述第一隔离结构覆盖第一鳍部为第一鳍部器件区和未被所述第一隔离结构覆盖的第二鳍部为第二鳍部器件区；

位于第一隔离结构上的伪栅结构；

位于第一鳍部器件区和第二鳍部器件区上的栅极结构；

位于所述伪栅结构和所述栅极结构之间的第一鳍部器件区或第二鳍部器件区中的应力层。

可选的，所述半导体结构还包括位于所述第一鳍部和第二鳍部两侧的第二隔离结构，所述第二隔离结构的顶部表面低于所述第一鳍部和第二鳍部的顶部表面，以露出所述第一鳍部和第二鳍部的侧面。

可选的，所述伪栅结构包括伪栅以及位于伪栅两侧的伪栅侧墙；所述伪栅侧墙还覆盖所述第一隔离结构的侧壁。

与现有技术相比，本发明的技术方案具有以下优点：

本发明去除靠近所述第一凹槽的部分第一掩膜，形成露出部分第一鳍部和部分第二鳍部的第一开口，通过填充所述第一凹槽和第一开口形成第一隔离结构，因此第一隔离结构不仅能够实现所述第一鳍部和第二鳍部之间的电隔离，还能够覆盖所述第一鳍部和所述第二鳍部的部分顶部表面。因此第一鳍部和第二鳍部靠近第一凹槽的顶部表面不会在形成应力层的过程中受损，从而能够改善所形成应力层的形貌，因此提高了所形成半导体结构的性能，提高器件制造良品率。

本发明的可选方案中，在形成第一隔离结构的步骤之后，在形成第二隔离结构的步骤之前，形成覆盖所述第一隔离结构的第三掩膜，且所述第三掩膜还覆盖部分所述第一掩膜的顶部表面。所述第三掩膜能够在形成第二隔离结构的过程中，保护所述第一隔离结构不受损伤。因此形成应力层的过程中，所述第一隔离结构能够覆盖所述所述第一鳍部和第二鳍部的部分顶部表面，实现保护所述第一鳍部和第二鳍部顶部表面的功能。

本发明的可选方案中，所述伪栅结构包括伪栅以及位于伪栅两侧的伪栅侧墙，所述伪栅侧墙还覆盖所述第一隔离结构的侧壁。因此所述伪栅侧墙能够在形成应力层的过程中保护所述第一隔离结构的侧壁，从而保证了所述第一隔离结构的保护功能不受到半导体工艺的影响。

附图说明

图1至图6是现有技术中一种半导体结构形成方法各个步骤的结构示意图；

图7至图20是本发明所提供半导体结构形成方法一实施例各个步骤的结构示意图。

具体实施方式

由背景技术可知，随着半导体器件尺寸的不断缩小，形成抬升的源区和漏区的工艺难度增大，而且以应力层形成晶体管的源区和漏区性能不良。

现结合现有技术中形成抬升的源区和漏区的工艺步骤分析工艺难度大的原因：

结合参考图1至图6，示出了现有技术中一种半导体结构形成方法各个步骤的结构示意图。

参考图1结合参考图2和图3，其中图2是图1中沿a-a’线的剖视图，图3是图1中b-b’线的剖视图。

形成基底10，所述基底10表面形成有第一鳍部10a和第二鳍部10b，所述第一鳍部10a和第二鳍部10b表面覆盖有第一掩膜11，所述第一鳍部10a和第二鳍部10b之间形成有第一隔离结构12c，所述第一隔离结构12c的表面与所述第一鳍部10a和第二鳍部10b的顶部齐平；所述第一鳍部10a和第二鳍部10b两侧形成有第二隔离结构12d，所述第二隔离结构12d的顶部低于所述第一鳍部10a和第二鳍部10b的顶部。

参考图4，去除所述第一鳍部10a和所述第二鳍部10a表面的第一掩膜11(如图3所示)，并分别在所述第一鳍部10a、所述第二鳍部10b以及所述第一隔离结构12c形成伪栅结构13。

参考图5，在所述伪栅结构两侧形成侧墙14，并同时在所述伪栅结构13两侧鳍部内的有源区内形成凹槽15，所述凹槽15用于形成所述晶体管的源区或者漏区。

参考图6，向所述凹槽15内填充半导体材料，以形成应力层16。

在所述第一隔离结构12c表面形成的伪栅结构13以及位于所述伪栅结构13两侧的侧墙14用于覆盖鳍部内有源区的边缘，防止所述有源区的边缘后续在形成凹槽15的过程中受损。

但是现有技术中所形成的所述伪栅结构13以及位于所述伪栅结构13两侧的侧墙14无法完全覆盖鳍部内有源区的边缘，因此后续在所述鳍部内形成 所述凹槽15的过程中所述有源区的边缘会受到损伤(如图6中圈c中所示)，从而影响填充所形成凹槽15的形貌，进而影响填充所述凹槽15所形成的应力层16的性质，影响所形成鳍式场效应晶体管的性能。

为解决所述技术问题，本发明提供一种半导体结构的形成方法，包括：

形成基底，所述基底表面形成有相邻的第一鳍部和第二鳍部，所述第一鳍部和第二鳍部之间形成有第一凹槽；在所述第一鳍部和第二鳍部的上表面形成第一掩膜；去除靠近所述第一凹槽的部分第一掩膜，形成露出部分第一鳍部和部分第二鳍部的第一开口，被剩余第一掩膜覆盖的为第一鳍部器件区和第二鳍部器件区；形成第一隔离结构，所述第一隔离结构填充于所述第一凹槽和所述第一开口；在第一隔离结构上形成伪栅结构，在所述第一鳍部器件区和第二鳍部器件区上分别形成栅极结构；在所述伪栅结构和所述栅极结构之间的第一鳍部器件区或第二鳍部器件区中形成应力层。

本发明去除靠近所述第一凹槽的部分第一掩膜，形成露出部分第一鳍部和部分第二鳍部的第一开口，通过填充所述第一凹槽和第一开口形成第一隔离结构，因此第一隔离结构不仅能够实现所述第一鳍部和第二鳍部之间的电隔离，还能够覆盖所述第一鳍部和所述第二鳍部的部分顶部表面。因此第一鳍部和第二鳍部靠近第一凹槽的顶部表面不会在形成应力层的过程中受损，从而能够改善所形成应力层的形貌，因此提高了所形成半导体结构的性能，提高器件制造良品率。

为使本发明的上述目的、特征和优点能够更为明显易懂，下面结合附图对本发明的具体实施例做详细的说明。

参考图7至图20，示出了本发明所提供半导体结构形成方法一实施例各个步骤的结构示意图。

参考图7至图12，首先形成基底100，所述基底100表面形成有相邻的第一鳍部110和第二鳍部120，所述第一鳍部110和第二鳍部120之间形成有第一凹槽211；接着在所述第一鳍部110和第二鳍部120的上表面形成第一掩膜210。

所述基底100是后续半导体工艺的操作平台。具体的，所述基底100表 面形成有第一鳍部110和第二鳍部120。本实施例中，所述基底100以及所述第一鳍部110和所述第二鳍部120通过刻蚀半导体衬底形成。

具体的，参考图7，结合参考图8和图9，其中图8是图7中沿A-A’线的剖视图，图9是图7中沿B-B’线的剖视图。

所述形成基底100的步骤包括：

参考图7，提供半导体衬底(图中未标示)，在所述半导体衬底表面形成图形化的第二掩膜210a。

所述半导体衬底用于为后续工艺提供操作平台，以及刻蚀形成鳍部。所述半导体衬底的材料选自单晶硅、多晶硅或者非晶硅；所述半导体衬底也可以选自硅、锗、砷化镓或硅锗化合物；所述半导体衬底还可以是其他半导体材料。本发明对此不作限制。本实施例中，所述半导体衬底为单晶硅衬底，因此所述基底100和所述第一鳍部110、第二鳍部120的材料为单晶硅。

在本发明的其他实施例中，所述半导体衬底还可以选自具有外延层或外延层上硅结构。具体的，所述半导体衬底可以包括衬底以及位于所述衬底表面的半导体层。所述半导体层可以采用选择性外延沉积工艺形成于所述衬底表面。所述衬底可以为硅衬底、锗硅衬底、碳化硅衬底、绝缘体上硅衬底、绝缘体上锗衬底、玻璃衬底或者III-V族化合物衬底，例如氮化镓衬底或者砷化镓衬底等；所述半导体层的材料为硅、锗、碳化硅或硅锗等。所述衬底和半导体层的选择均不受限制，能够选取适于工艺需求或易于集成的衬底、以及适于形成鳍部的材料。而且所述半导体层的厚度能够通过对外延工艺的控制，从而精确控制所述形成鳍部的高度。

图形化的所述第二掩膜210a用于定义所述鳍部结构的位置和尺寸。形成图形化的第二掩膜210a的步骤包括：在所述半导体衬底表面形成第二掩膜材料层；在所述第二掩膜材料层表面形成第一图形化层；以所述第一图形化层为掩膜刻蚀所述第二掩膜材料层直至露出所述半导体衬底表面，形成所述第二掩膜210a。具体的，所述第二掩膜210a的材料为氮化硅。

需要说明的是，本实施例中，在形成图形化的所述第二掩膜210a的步骤之前，所述形成方法还包括在所述半导体衬底表面形成缓冲层(图中未示出)， 以减小所述第二掩膜210a和所述半导体衬底之间的晶格失配。具体的，本实施例中所述缓冲层的材料为氧化物。

所述第一图形化层可以为图形化的光刻胶层，采用涂布工艺和光刻工艺形成。此外为了缩小所述第一鳍部和第二鳍部的特征尺寸，以及相邻鳍部之间的距离，所述第一图形化层还可以采用多重图形化掩膜工艺形成。所述多重图形化掩膜工艺包括：自对准双重图形化(Self-aligned Double Patterned，SaDP)工艺、自对准三重图形化(Self-aligned Triple Patterned)工艺、或自对准四重图形化(Self-aligned Double Double Patterned，SaDDP)工艺。

结合参考图8和图9，以图形化的所述第二掩膜210a为掩膜，去除部分厚度的半导体衬底，形成所述基底100和位于基底100表面的鳍部结构101。

刻蚀部分厚度的半导体衬底的工艺为各向异性的干法刻蚀工艺。因此所属形成的鳍部结构101的侧壁相对于所述基底100的表面垂直或倾斜，且当所述鳍部结构101的侧壁相对于所述基底100表面倾斜时，所述鳍部结构101的底部尺寸大于顶部尺寸。具体的，本实施例中，所述鳍部结构101的侧壁相对于基底100表面倾斜。

需要说明的是，在形成鳍部结构101的过程中，被刻蚀的半导体衬底表面可能存在损伤或微小的凹凸不平，为对所述半导体衬底表面的损伤或凹凸不平进行修复，以改善所形成半导体结构的性能，本实施例中，在形成鳍部结构101的步骤之后，所述形成方法还包括：在所述基底100以及鳍部结构101的表面形成修复氧化层(Liner oxide)(图中未示出)。所述修复氧化层还可以圆滑所述基底100以及鳍部结构101表面的尖角，并充当后续所形成的膜层与所述基底100以及鳍部结构101之间的缓冲层，以减小晶格失配。具体的，可以通过化学气相沉积或热氧化的方式形成所述修复氧化层。但是在本发明的其他实施例中，也可以不形成所述修复氧化层，通过对所述基底100和鳍部结构101进行退火处理以修复损伤，本发明对此不作限制。

还需要说明的是，本实施例中，所述基底100表面形成有相互平行的4个鳍部结构101。但是这种做法仅为一示例，本发明对基底100表面形成鳍部结构101的数量不做限制。

参考图10至图12，在所述鳍部结构101中形成第一凹槽211，所述第一凹槽211将所述鳍部结构101分为第一鳍部110和第二鳍部120。

具体的，参考图10，首先形成覆盖所述基底100以及第二掩膜210a的第二图形化层220，所述第二图形化层220中形成有第三开口221，所述第三开口211用于定义所述第一凹槽的位置和尺寸。

结合参考图11和图12，其中图12为图11中C-C’线的剖视图。

以所述第二图形化层220为掩膜，刻蚀所述第二掩膜210a以及所述鳍部结构101，在所述鳍部结构101中形成第一凹槽211，所述鳍部结构101被所述第一凹槽211分为相邻的第一鳍部110和所述第二鳍部120。

本实施例中，所述第二图形化层220为图形化的光刻胶层，可以采用涂布工艺和光刻工艺形成。

刻蚀所述第二掩膜210a和所述鳍部结构101的工艺为各向异性的干法刻蚀工艺。因此所形成的第一凹槽211的侧壁相对于所述基底100的表面垂直或倾斜，且当第一凹槽211的侧壁相对于所述基底100表面倾斜时，所述第一鳍部110和所述第二鳍部120的底部尺寸大于顶部尺寸。本实施例中，所述第一凹槽211的侧壁相对于基底100表面倾斜。

此外，在形成所述鳍部结构101时，所述鳍部101的侧壁也相对于基底100表面倾斜，因此所述第一鳍部110和所述第二鳍部120的侧壁均相对于基底100表面倾斜。

参考图12，在所述第一鳍部110和第二鳍部120的上表面形成第一掩膜210。

所述第一掩膜210后续用于围成第一开口，此外所述第一掩膜210还能够在后续的工艺步骤中保护所述第一鳍部110和所述第二鳍部120。

如果第一掩膜210的厚度过小，难以在后续的工艺过程中实现保护的功能；如果第一掩膜210的厚度过大，容易造成材料浪费或提高工艺难度，因此，本实施例中，所述第一掩膜210的厚度在到范围内。

需要说明的是，本实施例中，所述第一凹槽211位于所述鳍部结构101 内，因此所述第二掩膜210a也被所述第一凹槽211分为两个第一掩膜210，所以形成第一掩膜210的步骤包括：所述第二掩膜210a被所述第一凹槽211分为两个第一掩膜210，分别覆盖所述第一鳍部110和第二鳍部120的上表面。具体的，由于所述第二掩膜210a的材料为氮化硅，因此所述第一掩膜210的材料也为氮化硅。

需要说明的是，本实施例中利用第一凹槽211分割第二掩膜210a的方式形成所述第一掩膜210的步骤仅为一示例，本发明的其他实施例中，还可以在形成所述第一鳍部和第二鳍部之后，去除所述第二掩膜，再形成覆盖所述第一鳍部和第二鳍部上表面的第一掩膜，本发明对形成所述第一掩膜的方式不做限制。

还需要说明的是，所述基底100表面形成有相互平行的4个鳍部结构101，因此在所述基底100表面形成的所述第一鳍部110和所述第二鳍部120的数量也分别为4个，且相邻第一鳍部110之间相互平行，相邻的第二鳍部120之间也相互平行。但是这种做法仅为一示例，本发明对此不做限制。

结合参考图13，去除靠近所述第一凹槽211的部分第一掩膜210，形成露出部分第一鳍部110和部分第二鳍部110的第一开口212，被剩余第一掩膜210b覆盖的为第一鳍部器件区111和第二鳍部器件区121。

具体的，去除靠近所述第一凹槽211的部分第一掩膜210的步骤包括：采用湿法刻蚀工艺去除靠近所述第一凹槽211的部分第一掩膜210，露出部分第一鳍部110和部分第二鳍部110。

需要说明的是，后续在所述第一鳍部110和第二鳍部120中被剩余第一掩膜120b覆盖的部分形成半导体器件，因此被剩余第一掩膜210b覆盖的为第一鳍部器件区111和第二鳍部器件区121。

去除部分第一掩膜210的步骤包括：首先形成起保护作用的第三掩膜230，所述第三掩膜230覆盖所述基底100和所述第一鳍部110、第二鳍部120及其顶部表面第一掩膜210的表面。所述第三掩膜230并不填充所述第一鳍部110和第二鳍部120之间第一凹槽211，且在所述第一凹槽211的相对应位置形成有开口。

接着采用湿法刻蚀工艺去除所述第一开口211边缘的部分第一掩膜210，露出部分第一鳍部110和部分第二鳍部110的顶部表面。剩余第一掩膜210b和所述第一鳍部110和所述第二鳍部120顶部表面围成第一开口212。

后续通过填充介质材料，在所述第一开口212与第一凹槽211中形成第一隔离结构，所述第一开口212露出部分第一鳍部110和部分第二鳍部120，因此所述第一隔离结构能够覆盖部分第一鳍部110和部分第二鳍部120。

结合参考图14至图15，形成第一隔离结构310，所述第一隔离结构310填充于所述第一凹槽211和所述第一开口212。

具体的，形成第一隔离结构310的步骤包括：

结合参考图14，形成隔离材料层300，所述隔离材料层300的顶部表面高于剩余第一掩膜210b的顶部表面，且填充于所述第一凹槽211和所述第一开口212内。

为了提高半导体器件的密度，本实施例中相邻鳍部之间的沟槽尺寸较小，相应的相邻鳍部之间沟槽深宽比较大。为了是所形成的隔离材料层300能够充分填充沟槽，形成所述隔离材料层300的步骤包括：采用流体化学气相沉积工艺(Flowable Chemical Vapor Deposition,FCVD)形成所述隔离材料层300。

具体的，采用流体化学气相沉积工艺形成所述隔离材料层300的步骤包括：在所述基底100和所述第一掩膜210b表面形成前驱体，所述前驱体为流体状态，且所述前驱体的表面高于剩余第一掩膜210b的表面；之后再通过退火工艺使所述前驱体固化，以形成隔离材料层300。

本实施例中，所述前驱体的材料为含硅的可流动材料，所述可流动材料能够为含Si-H键、Si-N键以及Si-O键中一种或多种聚合物的聚合体。所述前驱体的形成工艺参数包括：工艺温度为60℃～70℃，本实施例中为65℃。

由于所述前驱体为流体状态，因此所述前驱体能够充分填充所述第一凹槽211和所述第一开口212，因此所述前驱体固化所形成的隔离材料层300也能够充分填充所述第一凹槽211和所述第一开口212。由于第一开口212露出部分第一鳍部110和部分第二鳍部120，因此所述隔离材料层300也能够覆盖部分第一鳍部110和部分第二鳍部120上表面。

结合参考图15，去除所述隔离材料层300顶部的部分厚度，露出剩余第一掩模210b的顶部表面，以形成所述第一隔离结构310。

具体的，可以通过化学机械研磨的方式去除所述隔离材料层300顶部的部分厚度。所述化学机械研磨在露出剩余第一掩膜210b的顶部表面停止，以形成第一隔离结构310，

第一凹槽211和第一开口212内剩余的隔离材料层300形成第一隔离结构310，且所述第一隔离结构310的顶部表面与剩余第一掩膜210b齐平。所述第一隔离结构310位于第一鳍部110和第二鳍部120之间的部分，用于实现所述第一鳍部110和第二鳍部120之间的电隔离。

由于隔离材料层300覆盖部分第一鳍部110和部分第二鳍部120上表面，因此所述第一个隔离结构310位于剩余第一掩膜210b之间的部分覆盖部分第一鳍部110和部分第二鳍部120上表面，能够在后续的半导体工艺过程中保护所述第一鳍部和第二鳍部不受影响，提高所形成半导体器件的稳定性和性能，提高器件制造良品率。

参考图16至图18，在第一隔离结构310上形成伪栅结构410，在所述第一鳍部器件区111和第二鳍部器件区121上分别形成栅极结构420。

需要说明的是，本实施例中，所述隔离材料层300还覆盖所述第一鳍部110和第二鳍部120的两侧。因此，在形成第一隔离结构310的步骤之后，在第一隔离结构310上形成伪栅结构410的步骤之前，所述形成方法还包括：去除所述第一鳍部110和第二鳍部120两侧隔离材料层的部分厚度，以露出所述第一鳍部110和第二鳍部120的侧面，形成第二隔离结构320。

形成第二隔离结构320的步骤包括：

参考图16，形成覆盖所述第一隔离结构310的第三掩膜240。

所述第三掩模240用于在形成第二隔离结构320过程中保护所述第一隔离结构240免受损伤。具体的，所述第三掩膜的材料为光刻胶，可以通过涂布和光刻工艺形成。

需要说明的是，本实施例中，所述第三掩膜240还覆盖部分第一掩膜240 的表面，以提高所述第三掩膜240对所述第一隔离结构310的保护能力。

还需要说明的是，本实施例中，在形成第一隔离结构310的步骤之后，形成所述第三掩膜240的步骤之前，所述形成方法还包括：降低所述第一隔离结构310的高度，从而提高后续在所述第一隔离结构310表面形成伪栅的高度，提高所形成半导体器件的性能。具体的，可以通过回刻工艺降低所述第一隔离结构310和剩余第一掩膜210b的厚度，以降低所述第一隔离结构310的高度。

参考图17，采用回刻工艺去除所述第一鳍部110和第二鳍部120两侧隔离材料层300a的部分厚度，露出所述第一鳍部110和第二鳍部120的侧面，形成第二隔离结构320。

第二隔离结构320用于实现半导体结构与其他半导体器件之间的电隔离。所述第二隔离结构320的顶部表面低于所述第一鳍部110和所述第二鳍部120的顶部表面，以露出所述第一鳍部110和所述第二鳍部120的侧面，使后续形成的栅极结构能够覆盖所述第一鳍部110和所述第二鳍部120的侧壁表面。

参考图18，在第一隔离结构310上形成伪栅结构410，在所述第一鳍部器件区111和第二鳍部器件区121上分别形成栅极结构420。

需要说明的是，在形成伪栅结构410的步骤之前，所述形成方法还包括去除剩余第一掩膜，以露出所述第一鳍部器件区111和所述第二鳍部器件区121。

所述伪栅结构410用于在后续半导体工艺中起支撑作用，从而避免后续半导体工艺的操作平面起伏过大。具体的，所述伪栅结构410包括伪栅411以及位于伪栅411两侧的伪栅侧墙412。

为了提高所述第一隔离结构310对所述第一鳍部110和所述第二鳍部120的保护能力，本实施例中，所述伪栅侧墙412还覆盖所述第一隔离结构310的侧壁，从而防止所述第一隔离结构310在后续工艺中受到损伤。

本实施例中，所述第一鳍部110和所述第二鳍部120用于形成鳍式场效应晶体管，后续在所述第一鳍部110和所述第二鳍部120中形成抬升的源区或者漏区，因此位于第一鳍部器件区111和第二鳍部器件区121上的栅极结 构420为所形成的鳍式场效应晶体管的栅极结构420。

需要说明的是，所述第一鳍部和所述第二鳍部形成的鳍式场效应晶体管也可以为高K金属栅结构(High K Metal Gate,HKMG)，所述鳍式场效应晶体管采用后栅(Gate Last)工艺形成。因此位于第一鳍部器件区和第二鳍部器件区上的栅极结构还可以为所述鳍式场效应晶体管金属栅结构的伪栅结构。

本实施例中，栅极结构420包括栅电极421以及位于栅电极421两侧的栅侧墙422。

因此，所述栅极结构420和所述伪栅结构410可以同时形成。具体的，所述伪栅411和所述栅电极421的材料均为多晶硅，所述伪栅侧墙412和所述栅侧墙422的材料为氧化硅、氮化硅、氮氧化硅中的一种或多种组合。

继续参考图19和图20，在所述伪栅结构410和所述栅极结构420之间的第一鳍部器件区111或第二鳍部器件区120中形成应力层420。

具体的，参考图19，在所述伪栅结构410和所述栅极结构420之间的第一鳍部器件区111或第二鳍部器件区121中内形成第二凹槽510。

本实施例中，所述第一鳍部110和所述第二鳍部120用于形成P型鳍式晶体管。因此所述应力层为Sigma形应力层，所以形成Sigma形的第二凹槽510。所述Sigma形第二凹槽510中部具有指向沟道区域的凸出尖端，后续在Sigma形第二凹槽510内外延填充掺硼的锗硅材料时，锗硅材料填充满整个凹槽，在第二凹槽510凸出的尖端处，锗硅材料更靠近沟道区域，将在沟道区域引入更大的压应力。

形成所述Sigma形第二凹槽510的工艺可以为：首先进行等离子体刻蚀，所述等离子体刻蚀参数包括：刻蚀气体包括HBr、O₂、He、Cl₂和NF₅，所述HBr流量为100～1000sccm，O₂流量为2～20sccm；He流量为100～1000sccm，Cl₂流量为2～200sccm，NF₅流量为2～200sccm，刻蚀气压为10～200mTorr，偏压为0～400V，时间为5～60秒；在等离子体刻蚀后进行湿法刻蚀，所述湿法刻蚀工艺采用TMAH(四甲基氢氧化铵)溶液，TMAH的温度为15℃～70℃，时间为20～500秒。可选的，所述湿法刻蚀工艺还可以采用氢氧化钾溶液或者氨水溶液。

由于所述第一隔离结构310覆盖了部分第一鳍部110和部分第二鳍部120的上表面，而且所述第一隔离结构310侧壁还覆盖有所述第二栅极结构420的侧墙，所以能够降低了所述第一鳍部110和所述第二鳍部在形成所述第二凹槽510的过程中受到损伤的可能，从而改善了所形成的第二凹槽510的形貌，提高了所形成鳍式场效应晶体管的性能。

结合参考图20，向所述第二凹槽510内填充半导体材料，以形成应力层520。

本实施例中，所述第一鳍部110和所述第二鳍部120均用于形成P型鳍式场效应晶体管，因此填充所述第二凹槽510的半导体材料为锗硅材料，用于向所形成的鳍式场效应晶体管的沟道提供压应力。

具体的，采用外延生长工艺向所述第二凹槽510内填充半导体材料，以形成应力层520。此外，在外延生长锗硅材料的同时还可原位在锗硅材料中掺杂P型离子。例如，所述P型离子为硼离子，可采用选择性外延生长的形成工艺形成应力层520。Sigma形应力层520中部具有指向沟道区域的凸出尖端，在凸出尖端处的锗硅材料更靠近沟道区域，将在沟道区域引入更大的压应力，能更有利于提高沟道区域内载流子的迁移率。

相应的，本发明还提供一种半导体结构，包括：

基底，所述基底表面形成有相邻的第一鳍部和第二鳍部；位于所述第一鳍部和第二鳍部之间的第一隔离结构，所述第一隔离结构还覆盖所述第一鳍部和第二鳍部的部分上表面，未被所述第一隔离结构覆盖第一鳍部为第一鳍部器件区和未被所述第一隔离结构覆盖的第二鳍部为第二鳍部器件区；位于第一隔离结构上的伪栅结构；位于第一鳍部器件区和第二鳍部器件区上的栅极结构；位于所述伪栅结构和所述栅极结构之间的第一鳍部器件区或第二鳍部器件区中的应力层。

参考图20，示出了本发明所提供半导体结构一实施例的结构示意图。

具体的，所述半导体结构包括：

基底100，所述基底100表面形成有相邻的第一鳍部110和第二鳍部120。

所述基底100是后续半导体工艺的操作平台。本实施例中，所述基底100以及所述第一鳍部110和所述第二鳍部120通过刻蚀半导体衬底形成。

所述半导体衬底用于为后续工艺提供操作平台，以及刻蚀形成鳍部。所述半导体衬底的材料选自单晶硅、多晶硅或者非晶硅；所述半导体衬底也可以选自硅、锗、砷化镓或硅锗化合物；所述半导体衬底还可以是其他半导体材料。本发明对此不作限制。本实施例中，所述半导体衬底为单晶硅衬底，因此所述基底100和所述第一鳍部110、第二鳍部120的材料为单晶硅。

在本发明的其他实施例中，所述半导体衬底还可以选自具有外延层或外延层上硅结构。具体的，所述半导体衬底可以包括衬底以及位于所述衬底表面的半导体层。所述半导体层可以采用选择性外延沉积工艺形成于所述衬底表面。所述衬底可以为硅衬底、锗硅衬底、碳化硅衬底、绝缘体上硅衬底、绝缘体上锗衬底、玻璃衬底或者III-V族化合物衬底，例如氮化镓衬底或者砷化镓衬底等；所述半导体层的材料为硅、锗、碳化硅或硅锗等。所述衬底和半导体层的选择均不受限制，能够选取适于工艺需求或易于集成的衬底、以及适于形成鳍部的材料。而且所述半导体层的厚度能够通过对外延工艺的控制，从而精确控制所属形成鳍部的高度。

位于所述第一鳍部110和第二鳍部120之间的第一隔离结构310，所述第一隔离结构310还覆盖所述第一鳍部110和第二鳍部120的部分上表面，未被所述第一隔离结构310覆盖的为第一鳍器件区111和第二鳍部器件区121。

所述第一隔离结构310用于实现第一鳍部110和第二鳍部120之间的电隔离。所述第一隔离结构310还覆盖所述第一鳍部110和所述第二鳍部120的部分上表面，因此所述第一隔离结构310能够在半导体工艺过程中保护所述第一鳍部和第二鳍部不受影响，以提高所形成半导体器件的稳定性和性能，提高器件制造良品率。

需要说明的是，本实施例中，所述半导体结构还包括位于所述第一鳍部110和第二鳍部120两侧的第二隔离结构320，所述第二隔离结构320的顶部表面低于所述第一鳍部110和第二鳍部120的顶部表面，以露出所述第一鳍部110和第二鳍部120的侧面。

所述第二隔离结构320用于实现所形成半导体结构与其他半导体器件之间的电隔离。所述第二隔离结构320的顶部表面低于所述第一鳍部110和所述第二鳍部120的顶部表面，以露出所述第一鳍部110和所述第二鳍部120的侧面，使后续形成的栅极结构能够覆盖所述第一鳍部110和所述第二鳍部120的侧壁表面。

此外，所述第一鳍部110和所述第二鳍部120未被所述第一隔离结构310覆盖的部分形成有半导体器件，未被所述第一隔离结构310覆盖第一鳍部110为第一鳍部器件区111和未被所述第一隔离结构310覆盖的第二鳍部120为第二鳍部器件区121。

所述半导体结构还包括：位于第一隔离结构310上的伪栅结构410以及位于第一鳍部器件区111和第二鳍部器件区121上的栅极结构420。

所述伪栅结构410用于在后续半导体工艺中起支撑作用，从而避免后续半导体工艺的操作平面起伏过大。具体的，所述伪栅结构410包括伪栅411以及位于伪栅411两侧的伪栅侧墙412。

为了提高所述第一隔离结构310对所述第一鳍部110和所述第二鳍部120的保护能力，本实施例中，所述伪栅侧墙412还覆盖所述第一隔离结构310的侧壁，从而防止所述第一隔离结构310在后续工艺中受到损伤。

本实施例中，所述第一鳍部110和所述第二鳍部120用于形成鳍式场效应晶体管，后续在所述第一鳍部110和所述第二鳍部120中形成抬升的源区或者漏区，因此位于第一鳍部器件区111和第二鳍部器件区121上的栅极结构420为所形成的鳍式场效应晶体管的栅极结构420。

需要说明的是，所述第一鳍部和所述第二鳍部形成的鳍式场效应晶体管也可以为高K金属栅结构(High K Metal Gate,HKMG)，所述鳍式场效应晶体管采用后栅(Gate Last)工艺形成。因此位于第一鳍部器件区和第二鳍部器件区上的栅极结构还可以为所述鳍式场效应晶体管金属栅结构的伪栅结构。

本实施例中，栅极结构420包括栅电极421以及位于栅电极421两侧的栅侧墙422。

所述栅极结构420和所述伪栅结构410可以同时形成。具体的，所述伪 栅411和所述栅电极421的材料均为多晶硅，所述伪栅侧墙412和所述栅侧墙422的材料为氧化硅、氮化硅、氮氧化硅中的一种或多种组合。

所述半导体结构还包括：位于所述伪栅结构410和所述栅极结构420之间的第一鳍部器件区111或第二鳍部器件区112中的应力层520。

本实施例中，所述第一鳍部110和所述第二鳍部120用于形成P型鳍式晶体管。因此所述应力层520的形状为Sigma形，形成所述应力层的材料为锗硅材料。

所述Sigma形应力层520中部具有指向沟道区域的凸出尖端，在凸出尖端处的锗硅材料更靠近沟道区域，将在沟道区域引入更大的压应力，能更有利于提高沟道区域内载流子的迁移率。

由于所述第一隔离结构310覆盖了部分第一鳍部110和部分第二鳍部120的上表面，而且所述第一隔离结构310侧壁还覆盖有所述第二栅极结构420的侧墙，能够在形成应力层520的过程中保护所述第一鳍部110和第二鳍部120的上表面，从而改善了所形成应力层520的形貌，提高了所形成鳍式场效应晶体管的性能。

综上，本发明去除靠近所述第一凹槽的部分第一掩膜，形成露出部分第一鳍部和部分第二鳍部的第一开口，通过填充所述第一凹槽和第一开口形成第一隔离结构，因此第一隔离结构不仅能够实现所述第一鳍部和第二鳍部之间的电隔离，还能够覆盖所述第一鳍部和所述第二鳍部的部分顶部表面。因此第一鳍部和第二鳍部靠近第一凹槽的顶部表面不会在形成应力层的过程中受损，从而能够改善所形成应力层的形貌，因此提高了所形成半导体结构的性能，提高器件制造良品率。此外，本发明的可选方案中，在形成第一隔离结构的步骤之后，在形成第二隔离结构的步骤之前，形成覆盖所述第一隔离结构的第三掩膜，且所述第三掩膜还覆盖部分所述第一掩膜的顶部表面。所述第三掩膜能够在形成第二隔离结构的过程中，保护所述第一隔离结构不受损伤。因此形成应力层的过程中，所述第一隔离结构能够覆盖所述第一鳍部和第二鳍部的部分顶部表面，实现保护所述第一鳍部和第二鳍部顶部表面的功能。进一步，本发明的可选方案中，所述伪栅结构包括伪栅以及位于伪栅 两侧的伪栅侧墙，所述伪栅侧墙还覆盖所述第一隔离结构的侧壁。因此所述伪栅侧墙能够在形成应力层的过程中保护所述第一隔离结构的侧壁，从而保证了所述第一隔离结构的保护功能不受到半导体工艺的影响。

虽然本发明披露如上，但本发明并非限定于此。任何本领域技术人员，在不脱离本发明的精神和范围内，均可作各种更动与修改，因此本发明的保护范围应当以权利要求所限定的范围为准。