用于集成互补金属氧化物半导体（CMOS）图像传感器工艺的平坦焊盘结构的制作方法

本发明涉及半导体领域，更具体地，涉及用于集成互补金属氧化物半导体(CMOS)图像传感器工艺的平坦焊盘结构。

背景技术：

很多现代电子器件包括使用图像传感器的光学成像器件(例如，数码相机)。图像传感器将光学图像转换成可表示图像的数字数据。图像传感器可包括像素传感器阵列和支持逻辑。像素传感器测量入射辐射(例如，光)，而支持逻辑便于读出测量值。通常用于光学成像器件中的一种类型的图像传感器是背照式(BSI)互补金属氧化物半导体(CMOS)图像传感器。BSI CMOS图像传感器有利地具有低操作电压、低功耗、高量子效率、低读出噪声、以及允许随机接入。

技术实现要素：

根据本发明的一方面，提供了一种图像传感器的焊盘结构，焊盘结构包括：

半导体衬底，布置在后道工序(BEOL)金属化堆叠件上方，并且包括划线开口；

缓冲层，衬垫划线开口；

导电焊盘，包括基区和突出区，基区布置在划线开口中的缓冲层上方，并且突出区从基区伸进BEOL金属化堆叠件中；以及

介电层，填充导电焊盘上方的划线开口，并且与半导体衬底的上表面大致齐平。

根据本发明的一个实施例，还包括：

载体衬底，位于BEOL金属化堆叠件的下面；以及

像素传感器阵列，布置在半导体衬底中且横向邻近导电焊盘。

根据本发明的一个实施例，还包括：

隔离区，布置在BEOL金属化堆叠件上方且延伸进半导体衬底内，其中，突出区延伸穿过隔离区至BEOL金属化堆叠件。

根据本发明的一个实施例，介电层是氧化物且半导体衬底是硅。

根据本发明的一个实施例，导电焊盘还包括横向间隔开且沿着基区的外围横向地平行延伸的一对线型开口。

根据本发明的一个实施例，还包括：

钝化层，布置在半导体衬底和介电层上方。

根据本发明的一个实施例，还包括：

像素传感器阵列，布置在半导体衬底中且横向邻近导电焊盘；以及

色彩滤镜阵列，隐藏在像素传感器阵列上方的钝化层中。

根据本发明的一个实施例，介电层和钝化层包括暴露出导电焊盘的焊盘开口。

根据本发明的一个实施例，还包括：

金属连接层，布置在钝化层上方且衬垫焊盘开口。

根据本发明的另一方面，提供了一种用于制造图像传感器的焊盘结构的方法，方法包括：

将第一蚀刻实施进布置在后道工序(BEOL)金属化堆叠件上方的半导体衬底中以形成划线开口；

在划线开口内形成导电焊盘，导电焊盘电接触BEOL金属化堆叠件；

在导电焊盘上方的划线开口内形成介电层，其中，介电层具有与半导体衬底的上表面大致齐平的上表面；以及

在导电焊盘、介电层和半导体衬底上方形成钝化层。

根据本发明的一个实施例，还包括：

形成衬垫划线开口的缓冲层；以及

将第二蚀刻实施进划线开口的下表面中以形成露出BEOL金属化堆叠件的金属线的焊盘开口。

根据本发明的一个实施例，形成导电焊盘包括：

形成完全填充焊盘开口且部分填充划线开口的导电层；以及

将第三蚀刻实施进导电层中以形成导电焊盘。

根据本发明的一个实施例，还包括：

提供具有像素传感器阵列的半导体衬底；以及

将第一蚀刻实施进半导体衬底中以形成横向围绕像素传感器阵列的划线开口。

根据本发明的一个实施例，还包括：

通过BEOL金属化堆叠件将半导体衬底粘合至载体衬底。

根据本发明的一个实施例，还包括：

在半导体衬底和介电层上方形成钝化层；以及

实施穿过钝化层和介电层的第四蚀刻以形成露出导电焊盘的焊盘开口。

根据本发明的一个实施例，还包括：

形成衬垫钝化层和焊盘开口的金属连接层；以及

将第五蚀刻实施进金属连接层中以形成第二焊盘开口，第二焊盘开口布置在焊盘开口中且包括与焊盘开口的对应表面间隔开的表面。

根据本发明的一个实施例，还包括：

在钝化层中形成色彩滤镜阵列。

根据本发明的一个实施例，形成钝化层包括：

沿着半导体衬底和介电层形成第一氧化物层；

在第一氧化物层上形成介电常数大于约3.9的高k层；

在高k层上形成第二氧化物层；以及

在第二氧化物层上形成氮化物层。

根据本发明的一个实施例，形成介电层包括：

在半导体衬底上方形成介电层并且填充划线开口；

在介电层中实施化学机械抛光(CMP)；以及

将第四蚀刻实施进介电层中以将介电层的上表面回蚀刻成约与半导体衬底的上表面齐平。

根据本发明的又一方面，提供了一种图像传感器，包括：

后道工序(BEOL)金属化堆叠件，布置在载体衬底上方；

半导体衬底，布置在BEOL金属化堆叠件上方，并且包括像素传感器阵列和划线开口，其中，划线开口沿着半导体衬底的外围横向围绕像素传感器阵列；

缓冲层，衬垫划线开口；

导电焊盘，包括基区和突出区，基区布置在划线开口中的缓冲层上方，并且突出区从基区伸出至BEOL金属化堆叠件的相应金属线；

介电层，填充导电焊盘上方的划线开口，并且与半导体衬底大致齐平；以及

钝化层，布置在半导体衬底和介电层上方。

附图说明

当结合附图进行阅读时，通过下列详细的描述，可以更好地理解本公开的各方面。应该强调的是，根据工业中的标准实践，没有按比例绘制各种部件。实际上，为了清楚地讨论，可以任意地增加或减小各种部件的尺寸。

图1示出了具有平坦的焊盘结构的集成芯片的一些实施例的截面图。

图2A示出了具有带有多层钝化层的平坦的焊盘结构的集成芯片的一些实施例的截面图。

图2B示出了具有带有多层钝化层的平坦的焊盘结构的集成芯片的替代实施例的截面图。

图3示出了具有带有金属连接层的平坦的焊盘结构的集成芯片的一些实施例的截面图。

图4示出了具有平坦的焊盘结构的背照式(BSI)互补金属氧化物半导体(CMOS)图像传感器的一些实施例的截面图。

图5示出了用于制造具有平坦的焊盘结构的集成芯片的方法的一些实施例的流程图。

图6至图18示出了根据图5的方法处于制造的各个阶段的具有平坦的焊盘结构的集成芯片的一些实施例的一系列截面图。

具体实施方式

本公开提供了用于实现所提供主题的不同特征的多种不同实施例或实例。以下将描述组件和布置的特定实例以简化本发明。当然，这些仅是实例并且不旨在限制本发明。例如，在以下描述中，在第二部件上方或上形成第一部件可以包括第一部件和第二部件直接接触的实施例，也可以包括其他部件可以形成在第一部件和第二部件之间使得第一部件和第二部件不直接接触的实施例。另外，本公开可以在多个实例中重复参考符号和/或字符。这种重复用于简化和清楚，并且其本身不表示所述多个实施例和/或配置之间的关系。

此外，在此可使用诸如“在…之下”、“在…下面”、“下面的”、“在…上面”、以及“上面的”等的空间关系术语，以容易的描述如图中所示的一个元件或部件与另一元件(多个元件)或部件(多个部件)的关系。除图中所示的方位之外，空间关系术语将包括使用或操作中的装置的各种不同的方位。装置可以以其他方式定位(旋转90度或在其他方位)，并且通过在此使用的空间关系描述符进行相应地解释。

互补金属氧化物半导体(CMOS)图像传感器包括布置在集成电路(IC)的半导体衬底内的像素传感器阵列。此外，一些CMOS图像传感器包括布置在像素传感器阵列上方且隐藏在IC的受光侧内的色彩滤镜阵列。在集成电路内隐藏色彩滤镜有利地提高了光学性能。例如，可提高串扰、量子效率、以及SNR-X(即，实现X的信噪比(SNR)的最小亮度，诸如10)中的一个或多个。尽管隐藏色彩滤镜阵列提高了光学性能，但是在制造期间集成隐藏的色彩滤镜阵列(BCFA)工艺和现有的CMOS图像传感器工艺具有挑战。例如，制造具有BCFA的CMOS图像传感器的一些方法在IC的受光侧上形成钝化层。然后在IC的受光侧上的划线开口中形成横向围绕像素传感器阵列的焊盘。由于焊盘的形成，根据BCFA工艺，在隐藏于钝化层中的位置处形成BCFA。

BCFA工艺的限制在于其取决于IC的具有大致平面的(平坦的)表面的受光侧。没有大致平面的表面可给光学性能带来不利影响。然而，划线 开口使得在受光侧的表面上产生不连续性。解决这种限制的一种方法是在实施BCFA工艺之前，用介电层填充划线开口，然后实施化学机械抛光(CMP)。尽管电介质填充方法会导致在IC的受光侧上产生大致平面的表面，但是它还可损坏钝化层(例如，通过CMP)。这种损坏可给BCFA的光学性能增益造成不利影响。

基于上述内容，本申请涉及一种在制造图像传感器期间集成焊盘工艺和BCFA工艺以消除焊盘工艺引起的钝化层损坏的方法。根据该方法的一些实施例，焊盘形成在IC的受光侧上的划线开口内。此外，介电层形成在划线内。实施平坦化工艺，使得介电层具有大致平面的且与IC的相邻表面大致齐平的上表面。由于形成平坦的焊盘结构，所以在IC的受光面上以及介电层上方形成钝化层，并且在受光面上形成BCFA或另一种结构。通过在形成平坦的焊盘结构之后形成钝化层，有利地消除了由于焊盘和介电层的形成所导致的钝化层损坏(例如，因为直到焊盘和介电层形成之后才形成钝化层)。此外，通过消除钝化层损坏，有利地提高了光学性能并且在没有问题或性能退化的情况下可形成依赖于钝化层的后续结构。

参照图1，提供了一种具有平坦的焊盘结构的集成芯片的一些实施例的截面图100。平坦的焊盘结构包括BEOL金属化堆叠件102。BEOL金属化堆叠件102包括层间介电(ILD)层104和堆叠在ILD层104内的金属化层106,108。ILD层104可以是，例如，低k电介质(即，介电常数小于约3.9的电介质)或氧化物。金属化层106,108包括具有金属线110的上金属化层106，并且通过BEOL金属化堆叠件102的通孔112彼此电连接。金属化层106,108、通孔112和金属线110可以是(例如)金属，诸如铝铜、铝、锗、铜或一些其他金属。

半导体衬底114和隔离区116布置在BEOL金属化堆叠件102上方。半导体衬底114和隔离区116均邻接BEOL金属化堆叠件102的上表面118，并且隔离区116从上表面118垂直延伸进半导体衬底114内。半导体衬底114可以是，例如，块体半导体衬底，诸如块体硅衬底、或绝缘体上硅(SOI)衬底。隔离区116可以是，例如，浅沟槽隔离(STI)区或注入隔离区。

划线开口120布置在半导体衬底114中，并且，在一些实施例中，布 置在隔离区116中。划线开口120垂直地限定在半导体衬底114的上表面122和在上表面122下方凹陷的表面124之间。凹陷表面124可以是半导体衬底114的凹陷表面和/或隔离区116的凹陷表面。此外，尽管不可见，划线开口120通常围绕像素传感器阵列横向延伸，从而其通常具有对应于像素传感器阵列的带有中心空隙的印迹(footprint)。

缓冲层126衬垫(lines)划线开口120，并且限制于划线开口120。此外，缓冲层126支撑划线开口120内的焊盘128。缓冲层126包括直接在焊盘128下方衬垫划线开口120的凹陷表面124的第一区、衬垫划线开口120的侧壁表面的第二区、以及在第一区和第二区之间横向衬垫表面的第三区。在一些实施例中，第一、第二和第三区具有大致均匀的厚度。此外，在一些实施例中，第一区可具有大于第二区的第二区厚度的第一区厚度，并且第二区厚度可大于第三区的第三区厚度。缓冲层126可以是，例如，电介质，诸如二氧化硅或一些其它氧化物。

焊盘128是导电的且可以是，例如，诸如铝铜的金属。焊盘128包括基区130和位于基区130下方的突出区132。基区130局限于划线开口120，并且具有与缓冲层126的相邻侧壁表面横向间隔开和/或与其它焊盘的相邻侧壁表面(未示出)横向间隔开的侧壁表面。在一些实施例中，基区130具有大致均匀的厚度。此外，在其他实施例中，基区130可具有在基区130上表面136下方被凹陷的表面134。突出区132从基区130伸出，穿过缓冲层126、隔离区116和ILD层104中的一对第一焊盘开口138到达金属线110。第一焊盘开口138沿着基区130的外围横向间隔开并且横向平行延伸(未示出)。第一焊盘开口138可具有，例如，线型印迹。

一对第二焊盘开口140布置在焊盘128的基区130和突出区132中。第二焊盘开口140垂直限定在基区上表面136和突出区132的在上表面136下方被凹陷的表面142之间。通常，凹陷表面142大致与BEOL金属化层上表面118齐平。第二焊盘开口140与第一焊盘开口138的表面间隔开并且横向平行延伸(未示出)。此外，在一些实施例中，第二焊盘开口140集中在第一焊盘开口138的中心位置处。第二焊盘开口140可具有，例如，线型印迹。

介电层144布置在焊盘128上方，并且填充划线开口120和第二焊盘开口140。此外，钝化层146布置在介电层144上方，并且衬垫半导体衬底上表面122和介电层144的上表面148。与常见的具有介电层(带有与钝化层的上表面对准的上表面)(由于在钝化层之后和平坦化工艺之前形成介电层)的焊盘结构相比，介电层上表面148与半导体衬底上表面122大致齐平或在其下方，这样使得介电层144局限于划线开口120。这是因为在实施平坦化工艺之前在划线开口114内形成介电层144。此外，钝化层146布置在介电层144上方，因为平坦化工艺之后形成钝化层146以防止对钝化层146的损坏。

在一些实施例中，介电层上表面148是凹形的或大致平面。介电层144可以是，例如，诸如二氧化硅的氧化物。钝化层146可以是，例如，包括一层或多层诸如二氧化硅的氧化物、诸如氮化硅的氮化物、和高k电介质(即，具有大于约3.9的介电常数的电介质)的单层或多层介电膜。在一些实施例中，钝化层146包括布置在一对氧化物层(其堆叠在高k介电层的相对侧上)上方的氮化物层。在其他实施例中，钝化层146包括布置在氧化物层上方的氮化物层。

第三焊盘开口150布置在焊盘128上方的钝化层146和介电层144中。第三焊盘开口150垂直限定在钝化层146的上表面152和焊盘128的在上表面152下方被凹陷的表面134之间。第三焊盘开口150露出焊盘128，从而允许通过第三焊盘开口150与焊盘128形成电连接。

参照图2A，提供了具有带有多层钝化层146A的平坦的焊盘结构的集成芯片的一些实施例的截面图200A。多层钝化层146A包括布置在半导体衬底114和介电层144上方的第一氧化物层202。此外，多层钝化层146A包括布置在第一氧化物层202上方的高k介电层204、布置在高k介电层204上方的第二氧化物层206、和布置在第二氧化物层206上方的氮化物层208。第一氧化物层202和第二氧化物层206可以是，例如，二氧化硅。高k介电层204可以是，例如，氧化铪(HfO)、氧化铪硅(HfSiO)、氧化铝铪(HfAlO)、或氧化钽铪(HfTaO)。氮化物层208可以是，例如，氮化硅。

参照图2B，提供了具有带有替代多层钝化层146B的平坦的焊盘结构的集成芯片的一些实施例的截面图200B。多层钝化层146包括布置在半导体衬底114和介电层144上方的氧化物层210。此外，多层钝化层146包括布置在氧化物层210上方的氮化物层208。氧化物层210可以是，例如，二氧化硅或一些其他氧化物。

参照图3，提供了具有带有金属连接层302的平坦的焊盘结构的集成芯片的一些实施例的截面图300。金属连接层302布置在钝化层146上方且填充第三焊盘开口150。金属连接层302可以是，诸如(例如)铜或铝铜的金属。此外，金属连接层302包括布置在第三焊盘开口150中且与第三焊盘开口150的表面间隔开的第四焊盘开口304。在一些实施例中，第四焊盘开口304集中在第三焊盘开口150的中心位置处。第四焊盘开口304垂直限定在金属连接层302的上表面306和金属连接层302的在上表面306下方被凹陷的表面308之间。在一些实施例中，金属连接层302的凹陷表面308在介电层上表面148的下方被凹陷。

参照图4，提供了背照式(BSI)图像传感器的一些实施例的截面图400，在BSI图像传感器内平坦的焊盘结构获得了应用。BSI图像传感器包括传感区402、互连区404和逻辑区406。传感区402布置在BSI图像传感器的中心位置，并且被配置成感测入射辐射。互连区404沿着BSI图像传感器的边缘横向地围绕传感区402，并且包括根据图1或图3的平坦的焊盘结构(参照图1所示)。平坦的焊盘结构围绕传感区402横向间隔，并且被配置成将BSI图像传感器连接至外部器件。逻辑区406在传感区402和互连区404之间横向围绕传感区402，并且包括被配置成支持BSI图像传感器的操作的逻辑器件(未示出)。

传感区402、互连区404和逻辑区406布置在载体衬底408和IC 410内。载体衬底408可以是，例如，诸如块体硅衬底的块体半导体衬底、或SOI衬底。IC 410布置在载体衬底408上方并且通过IC 410的前侧412粘合至载体衬底408。IC 410包括布置在半导体衬底114和BEOL金属堆叠件102之间的器件区414。器件区414包括电子组件，诸如，例如，晶体管、电容器、电阻器、电感器、光电探测器和光电二极管中的一个或多个。 在传感区402内，器件区414通常包括像素传感器416阵列，诸如光电探测器和/或光电二极管。在逻辑区406内，器件区414通常包括晶体管(未示出)。

半导体衬底114和BEOL金属化堆叠件102堆叠在器件区414的相对侧上。半导体衬底114沿着IC 410的与前侧412相对的后侧418布置。BEOL金属堆叠件102沿着IC 410的前侧412布置，并且包括堆叠在ILD层104内的ILD层104和金属化层106,108。接触件420将器件区414电连接至金属化层106,108，并且通孔112将金属化层106,108彼此电连接。金属化层106,108、接触件420、和通孔112可以是，例如，导电材料，诸如铝铜、锗、铜或一些其他金属。

钝化层146沿着IC 410的后侧418布置在半导体衬底114上方，并且衬垫半导体衬底114的上表面122。此外，在一些实施例中，金属连接层(未示出)布置在钝化层146上方且衬垫钝化层146。色彩滤镜422,424,426阵列隐藏在传感区402内的钝化层146中。通常，色彩滤镜422,424,426具有与钝化层146的上表面152大约共平面的平坦的上表面428。色彩滤镜422,424,426对应于像素传感器416并且被指定相应的颜色或辐射波长(例如，光)。此外，色彩滤镜422,424,426被配置为将指定的颜色或辐射波长传送给相应的像素传感器416。通常，色彩滤镜的分配在红、绿和蓝之间交替，这样使得色彩滤镜422,424,426包括蓝色滤镜422、红色滤镜424和绿色滤镜426。在一些实施例中，色彩滤镜的分配根据Bayer马赛克在红、绿和蓝之间交替。

微透镜430阵列布置在色彩滤镜422,424,426和像素传感器416上方。微透镜430对应于像素传感器416，并且具有通常与色彩滤镜422,424,426的中心和/或像素传感器416的中心对准的中心。微透镜430被配置成向像素传感器416和/或色彩滤镜422,424,426聚焦入射辐射。在一些实施例中，微透镜430具有被配置成向像素传感器416和/或色彩滤镜422,424,426聚焦辐射的凸形上表面432。

参照图5，流程图500提供了一种用于制造具有平坦的焊盘结构的集成芯片的方法的一些实施例。

在502中，提供了布置在BEOL金属化堆叠件上方且邻接BEOL金属化堆叠件的半导体衬底和隔离区。隔离区从与衬底和BEOL金属化堆叠件之间的界面大约齐平处垂直延伸进入半导体衬底。

在504中，将第一蚀刻实施进半导体衬底，以形成BEOL金属化堆叠件的金属线上面的划线开口。

在506中，共形地形成衬垫划线开口的缓冲层。

在508中，将第二蚀刻实施进缓冲层、隔离区和BEOL金属化堆叠件以形成暴露出金属线且沿着划线开口的外围横向间隔开的一对第一焊盘开口。

在510中，焊盘层形成在半导体衬底上方且填充划线开口和第一焊盘开口。相对半导体衬底的上表面凹陷焊盘层的上表面。

在512中，将第三蚀刻实施进焊盘层以在划线开口中形成焊盘。在一些实施例中，第三蚀刻形成彼此横向间隔开的一个或多个附加焊盘以及划线开口中的焊盘。

在514中，介电层形成在半导体衬底上方且填充焊盘层上方的划线开口。

在516中，将CMP实施进介电层以平坦化介电层的上表面。

在518中，将第四蚀刻实施进介电层以将介电层上表面回蚀刻成约与半导体衬底上表面齐平。有利地是，在第四蚀刻期间，半导体衬底可用作蚀刻停止层。这样进而可在块体制造期间提高晶圆均匀性。此外，至少在介电层是氧化物且半导体衬底是硅的情况下，可最小化或消除损坏半导体衬底的风险，因为相对硅对氧化物具有高选择性(例如，约100的选择性)的蚀刻剂是已知的。第四蚀刻导致大致平坦的表面，该平坦的表面可有利于后续形成的CMOS图像传感器结构(诸如BCFA)。

在520中，钝化层形成在半导体衬底上表面和介电层上表面上方。有利地是，通过在形成第四蚀刻之后形成钝化层，消除了钝化层损坏(例如，由于CMP)。因为在焊盘和介电层形成之后才形成钝化层，所以不可能从焊盘和介电层的形成损坏钝化层。在一些实施例中，之后在钝化层中形成BCFA。

在522中，将第五蚀刻实施进介电层以在焊盘的上表面上方形成第二焊盘开口且暴露出焊盘的上表面。

在524中，在一些实施例中，形成衬垫第二焊盘开口的金属连接层。

尽管在本文中示出了所公开的方法(例如，流程图500所描述的方法)并将其描述为一系列的动作或事件，但是应该理解，这些动作或事件的所示顺序不应解释为限制意义。例如，可以以不同的顺序发生一些动作和/或一些动作可与除了本文所示和/或描述的动作或事件以外的其他动作或事件同时发生。此外，不是所有的动作可被要求实现本文描述的一个或多个方面或实施例，并且本文描述的一个或多个动作可在一个或多个单独的动作和/或阶段中进行。

参照图6至图18，提供了在制造的各个阶段的具有平坦的焊盘结构的集成芯片的一些实施例的截面图以示出图6至图18的方法。尽管图6至图18描述了该方法，但是应该理解，图6至图18所公开的结构不限于该方法，而是可独立于该方法作为结构而单独存在。同样地，尽管参照图6至图18描述了该方法，但是应该理解，该方法不限于图6至图18所公开的结构，而是可独立于图6至图18所公开的结构而独立存在。

图6示出了对应于动作502的一些实施例的截面图600。如图所示，提供了布置在BEOL金属化堆叠件102’上方且邻接BEOL金属化堆叠件102’的半导体衬底114’和隔离区116’。彼此横向相邻的半导体衬底114’和隔离区116’均邻接BEOL金属化堆叠件102’的上表面118’，并且隔离区116’从上表面118’垂直延伸进半导体衬底114’。半导体衬底114’可以是，例如，块体硅衬底。隔离区116’可以是，例如，STI区。BEOL金属化堆叠件102’包括ILD层104’和堆叠在ILD层104’内的金属化层106,108。金属化层106,108包括具有金属线110的上金属化层106，并且通过通孔112彼此电连接。ILD层104’可以是，例如，低k电介质或氧化物。金属化层106,108、通孔112和金属线110可以是，例如，金属。

图7示出了对应于动作504的一些实施例的截面图700。如图所示，将第一蚀刻执行进半导体衬底114’(参见图6)，穿过金属线110上面的选择区，到达隔离区116’(参见图6)。在一些实施例中，由于过蚀刻， 隔离区116’可在选择区下面被侵蚀。第一蚀刻产生金属线110上面的且布置在剩余半导体衬底114(在一些实施例中，为剩余的隔离区116”)中的划线开口120。尽管未示出，划线开口120通常绕像素传感器阵列横向延伸(例如，参见图4)。实施第一蚀刻的工艺可包括形成掩模半导体衬底114’的横向围绕选择区的区第一光刻胶层702。此外，根据第一光刻胶层702的图案，可将第一蚀刻剂704施加给半导体衬底114’。之后，可去除第一光刻胶层702。

图8示出了对应于动作506的一些实施例的截面图800。如图所示，缓冲层126’形成在半导体衬底114’上方且衬垫划线开口120。使用汽相沉积(例如，化学汽相沉积(CVD))、热氧化、旋转涂覆、或任意其它适合的沉积技术可形成缓冲层126’。然而，通常共形地形成缓冲层126’。此外，缓冲层126’可形成为，例如，氧化物，诸如二氧化硅。

图9示出了对应于动作508的一些实施例的截面图900。如图所示，将第二蚀刻实施进缓冲层126’(参见图8)、隔离区116’(参见图8)和ILD层104’(参见图8)，穿过选择区到达金属线110。选择区横向间隔开且沿着划线开口120的外围横向地平行延伸。第二蚀刻产生金属线110上面的一对第一焊盘开口138。第一焊盘开口138延伸穿过剩余的缓冲层126”、剩余的隔离区116和剩余的ILD层104的上表面118进入剩余的ILD层104。此外，第一焊盘开口138通常具有线型印迹。实施第二蚀刻的工艺可包括形成掩模缓冲层126’的横向围绕选择区的区的第二光刻胶层902。此外，根据第二光刻胶层902的图案，可将一个或多个蚀刻剂904施加给缓冲层126’、隔离区116”和ILD层104’。之后，可去除第二光刻胶层902。

图10示出了对应于动作510的一些实施例的截面图1000。如图所示，焊盘层128’形成在缓冲层126”上方，完全地填充第一焊盘开口138且部分地填充划线开口120。焊盘层128’可形成为，例如，金属，诸如铝铜、铜、铝、或一些其他金属。在一些实施例中，形成焊盘层128’的工艺可包括形成衬垫第一焊盘开口138和划线开口120的下部分的晶种层。通过共形地形成晶种层和后续回蚀刻晶种层可形成衬垫划线开口120的下部分的晶种层。之后，使用电镀工艺(例如，电镀工艺或无电镀工艺)可从晶种层生 长焊盘层128’。在其他实施例中，形成焊盘层128’的工艺可包括形成填充划线开口120和第一焊盘开口138的中间层。之后，可将CMP和回蚀刻实施进中间层以形成焊盘层128’。

图11示出了对应于动作512的一些实施例的截面图1100。如图所示，将第三蚀刻实施进焊盘层128’(参见图10)，穿过第一焊盘开口138上面的选择区并且穿过围绕焊盘层128’的焊盘区横向延伸的选择区。在一些实施例中，由于过蚀刻和/或横向蚀刻，可侵蚀缓冲层126”(参见图10)。第三蚀刻产生焊盘128”，其具有大致平坦的上表面136’和具有与剩余的缓冲层126”’的相邻侧壁表面和/或其他焊盘的相邻侧壁表面横向间隔开的侧壁表面。此外，焊盘128”具有垂直延伸进第一焊盘开口138且与第一焊盘开口138的表面间隔开的一对第二焊盘开口140。实施第三蚀刻的工艺可包括形成掩模焊盘层128’的横向围绕选择区的区的第三光刻胶层1102。此外，根据第三光刻胶层1102的图案可将第三蚀刻剂1104施加给焊盘层128’。然后，可去除第三光刻胶层1102。

图12示出了对应于动作514的一些实施例的截面图1200。如图所示，介电层144’形成在缓冲层126”’上方且填充划线开口120和第二焊盘开口140。使用汽相沉积、热氧化、旋转涂覆或任意其他适合的沉积技术可形成介电层144’。此外，介电层144’可形成为，例如，氧化物，诸如二氧化硅或一些其他电介质。

图13示出了对应于动作516的一些实施例的截面图1300。如图所示，将CMP实施进介电层144’(参见图12)并且，在一些实施例中，实施进缓冲层126”’(参见图12)。CMP产生具有平坦的上表面148’的剩余介电层144”，其在一些实施例中大致与剩余的缓冲层126””的上表面1302齐平。

图14示出了对应于动作518的一些实施例的截面图1400。如图所示，将第四蚀刻实施进介电层144’(参见图13)和缓冲层26””(参见图13)以将介电层126””和缓冲层144’的上表面148’,1302(参见图13)回蚀刻至半导体衬底114的上表面122的下方或约与其齐平。第四蚀刻产生了剩余的介电层144”，其被剩余的缓冲层126横向围绕且具有大致平坦或凹形 的上表面148”。实施第四蚀刻的工艺可包括将第四蚀刻剂1402施加给介电层144’和缓冲层126””。在一些实施例中，第四蚀刻剂1402可对介电层144’的材料比对半导体衬底114的材料更具选择性(例如，对氧化物比硅更具选择性)。

图15示出了对应于动作520的一些实施例的截面图1500。如图所示，钝化层146’形成在半导体衬底114和介电层144”上方。钝化层146’可形成为例如包括一层或多层氧化物、氮化物和高k电介质的单层或多层介电膜。通过使用汽相沉积、热氧化、旋转涂覆或任意其它适合的沉积技术顺序地沉积多层可形成一层或多个层。

图16示出了对应于动作522的一些实例的截面图1600。如图所示，将第五蚀刻实施进钝化层146’(参见图15)和介电层144”(参见图15)，穿过焊盘128”上面的选择区(参见图15)。在一些实施例中，由于过蚀刻，焊盘128”可在选择区下面被侵蚀。第五蚀刻产生剩余焊盘128上面的且暴露出剩余焊盘128的第三焊盘开口150。实施第五蚀刻的工艺可包括形成掩模钝化层146’和介电层144”的横向围绕选择区的区的第四光刻胶层1602。此外，根据第四光刻胶层1602的图案可将第五蚀刻剂1604施加给钝化层146’。之后，可去除第四光刻胶层1602。

图17和图18示出了对应于动作524的一些实施例的截面图1700,1800。

如图17所示，金属连接层302’形成在钝化层146上方且填充第三焊盘开口150。金属连接层302’可形成为，例如，金属，诸如铜或铝铜。此外，使用例如汽相沉积、热氧化、旋转涂覆、或任意其他适合的沉积技术可形成金属连接层302’。

如图18所示，将第六蚀刻实施进金属连接层302’(参见图17)，穿过第三焊盘开口150内的选择区。第六蚀刻产生剩余金属连接层302，其具有集中在第三焊盘开口150的中心位置且与焊盘128垂直间隔开的第四焊盘开口304。实施第六蚀刻的工艺可包括形成掩模金属连接层302’的横向围绕选择区的区的第五光刻胶层1802。此外，根据第五光刻胶层1802的图案可将第六蚀刻剂1804施加给金属连接层302’。之后，可去除第五光刻胶层1802。

因此，通过上述内容可理解，本公开提供了一种图像传感器的焊盘结构。半导体衬底布置在BEOL金属化堆叠件上方，且包括划线开口。缓冲层衬垫划线开口。导电焊盘包括基区和突出区。基区布置在划线开口中的缓冲层上方，并且突出区从基区伸至BEOL金属化堆叠件内。介电层填充导电焊盘上方的划线开口，并且与半导体衬底的上表面大致齐平。

在其他实施例中，本公开提供了一种制造图像传感器的焊盘结构的方法。将第一蚀刻实施进布置在BEOL金属化堆叠件上方的半导体衬底中以形成划线开口。导电焊盘形成在划线开口内，并且电接触BEOL金属化堆叠件。介电层形成在导电焊盘上方的划线开口内。介电层具有与半导体衬底的上表面大致齐平的上表面。钝化层形成在导电焊盘、介电层和半导体衬底上方。

在其他实施例中，本公开提供了一种图像传感器。BEOL金属化堆叠件布置在载体衬底上方。半导体衬底布置在BEOL金属化堆叠件上方，并且包括像素传感器阵列和划线开口。划线开口沿着半导体衬底的外围横向围绕像素传感器阵列。缓冲层衬垫划线开口。导电焊盘包括基区和突出区。基区布置在划线开口中的缓冲层上方，而突出区从基区伸向BEOL金属化堆叠件的相应金属线。介电层填充导电焊盘上方的划线开口，并且与半导体衬底大致齐平。钝化层布置在半导体衬底和介电层上方。

上面论述了若干实施例的部件，使得本领域的技术人员可以更好地理解本公开的各个方面。本领域的技术人员应该理解，可以很容易地使用本公开作为基础来设计或更改其他用于达到与这里所介绍实施例相同的目的和/或实现相同优点的工艺和结构。本领域的技术人员也应该意识到，这种等效构造并不背离本公开的精神和范围，并且在不背离本公开的精神和范围的情况下，可以进行多种变化、更换以及改变。