形成FinFET栅极氧化物的方法与流程

文档序号:11136632阅读:1224来源:国知局
形成FinFET栅极氧化物的方法与制造工艺

本发明涉及集成电路器件,更具体地,涉及形成FinFET栅极氧化物的方法。



背景技术:

半导体集成电路(IC)工业已经经历了快速增长。在IC演化过程中,功能密度(定义为每芯片面积的互连器件的数量)已经普遍增大,而几何尺寸(即,可以使用制造工艺产生的最小组件(或线))已经减小。按比例缩小工艺通常通过提高生产效率和降低相关成本来提供益处。但是这种按比例缩小增加了处理和制造IC的复杂性。为了实现这些进步,需要IC制造中的类似的发展。

例如,随着半导体IC工业在追求更高的器件密度、更高的性能和更低的成本的过程中进入纳米技术工艺节点,来自制造和设计的挑战已经引起了诸如鳍式场效应晶体管(FinFET)的三维(3D)器件的发展。然而,现有的FinFET器件和制造FinFET器件的方法不是在所有方面都已完全令人满意。



技术实现要素:

本发明的实施例提供了一种半导体器件,包括:半导体鳍,具有顶面、邻近所述顶面的第一侧表面和设置在所述第一侧表面下方并且邻近所述第一侧表面的第二侧表面;第一氮化硅基层,外围包围所述第二侧表面;衬垫氧化物层,设置为与所述第一氮化硅基层共形;第二氮化硅基层,设置为与所述衬垫氧化物层共形;以及栅极氧化物层,设置为与所述顶面和所述第一侧表面共形。

本发明的另一实施例提供了一种用于形成半导体器件的方法,包括: 使半导体衬底凹进以在所述半导体衬底中形成多个隔离区域,并且在所述隔离区域之间和所述隔离区域的顶面上方形成至少一个半导体鳍,其中,所述至少一个半导体鳍具有顶面、邻近所述顶面的第一侧表面和形成在所述第一侧表面下方并且邻近所述第一侧表面的第二侧表面;形成与所述至少一个半导体鳍共形的第一氮化硅基层;形成与所述第一氮化硅基层共形的衬垫氧化物层;形成与所述衬垫氧化物层共形的第二氮化硅基层;在所述隔离区域上形成多个沟槽隔离结构以外围包围所述第二侧表面上的所述第二氮化硅基层;以及将所述顶面和所述第一侧表面上的所述第一氮化硅基层和所述第二氮化硅基层转化成栅极氧化物层。

本发明的又一实施例提供了一种用于形成半导体器件的方法,包括:使半导体衬底凹进以在所述半导体衬底中形成多个隔离区域,并且在所述隔离区域之间和所述隔离区域的顶面上方形成至少一个半导体鳍;形成与所述至少一个半导体鳍共形的衬垫氧化物层;形成与所述至少一个半导体鳍共形并且位于所述至少一个半导体鳍和所述衬垫氧化物层之间的第一氮化硅基层;形成与所述衬垫氧化物层共形的第二氮化硅基层;形成隔离层以覆盖所述第二氮化硅基层并且填充所述隔离区域;在所述隔离层上实施退火操作;平坦化所述隔离层以暴露所述至少一个半导体鳍的顶面上的所述第二氮化硅基层;使所述隔离层凹进以在所述隔离区域上形成多个沟槽隔离结构,其中,使所述隔离层凹进的操作包括暴露所述至少一个半导体鳍的第一侧表面上的所述第二氮化硅基层以及形成所述沟槽隔离结构以外围包围所述至少一个半导体鳍的第二侧表面上的所述第二氮化硅基层,其中,所述第一侧表面形成为邻近所述至少一个半导体鳍的所述顶面,并且所述第二侧表面形成在所述第一侧表面下方并且邻近所述第一侧表面;将所述顶面和所述第一侧表面上的所述第一氮化硅基层和所述第二氮化硅基层转化成栅极氧化物层。

附图说明

当结合附图进行阅读时,从以下详细描述可最佳理解本发明的各个方面。应该指出,根据工业中的标准实践,各个部件未按比例绘制。实际上, 为了清楚的讨论,各个部件的尺寸可以任意地增大或减小。

图1是根据各个实施例的半导体器件的示意性截面图。

图2A至图2G是根据各个实施例的示出用于制造半导体器件的方法的中间阶段的示意性截面图。

图3是根据各个实施例的用于制造半导体器件的方法的流程图。

具体实施方式

以下公开内容提供了许多用于实现所提供主题的不同特征的不同实施例或实例。下面描述了组件和布置的具体实例以简化本发明。当然,这些仅仅是实例,而不旨在限制本发明。例如,以下描述中,在第二部件上方或者上形成第一部件可以包括第一部件和第二部件直接接触形成的实施例,并且也可以包括在第一部件和第二部件之间可以形成额外的部件,从而使得第一部件和第二部件可以不直接接触的实例。

此处所使用的术语只用于描述具体的实施例,不用于限制附加声明。例如,除非另有限制,单一形式的术语“一”或“这”也可以表示复数形式。“第一”和“第二”之类的术语用于描述不同的器件、区域和层等,虽然这些术语只用于从另一个器件、另一个区域和另一个层中区分一个器件、一个区域和一个层。因此,在不背离本发明主题精神的情况下,第一区域可以被称为第二区域,其它的可通过类比推理。此外,本发明可在各个实施例中重复参考标号和/或字符。该重复是为了简单和清楚的目的,并且其本身不指示所讨论的各个实施例和/或配置之间的关系。此处所使用的术语“和/或”包括一个或多个相关联列项目的任何和所有组合。

在用于制造FinFET器件的典型工艺中,在隔离氧化物层的高温退火工艺和鳍凹槽蚀刻工艺期间,由硅形成的半导体鳍将经受硅损耗,因此导致半导体鳍的顶部的较小的临界尺寸和差的鳍临界尺寸均匀性,并且降低FinFET器件的性能。此外,半导体鳍有可能受到热应力效应和/或薄膜应力的损坏。再者,由于半导体鳍的硅损耗,栅极氧化物层与半导体鳍具有差的一致性,并且在半导体鳍的底部,栅极氧化物层的厚度较薄,因而在半导体鳍的底部很可能发生泄漏。

本发明的实施例是为了提供一种半导体器件和用于制造半导体器件的方法,其中,分别形成与半导体鳍和衬垫氧化物层共形的第一氮化硅基层和第二氮化硅基层,衬垫氧化物层与第一氮化硅基层共形。在随后的对隔离层实施的高温退火工艺和鳍凹槽蚀刻工艺期间,第二氮化硅基层能防止半导体鳍受到损耗,从而使得可以保持半导体鳍的顶部的临界尺寸和提高半导体鳍的临界尺寸均匀性,从而增强了半导体器件的性能。除了半导体鳍在高温退火工艺和鳍凹槽蚀刻工艺期间不受到损耗之外,外围包围半导体鳍的第一氮化硅基层消除了硅的定向效应,并且第一氮化硅基层和第二氮化硅基层转化成栅极氧化物层,从而使得栅极氧化物层可以具有良好的均匀性和一致性,从而防止了半导体器件的泄漏,并且进一步增强了半导体器件的性能。此外,在半导体鳍的底部上保留第一氮化硅基层和第二氮化硅基层,并且第一氮化硅基层和第二氮化硅基层具有比衬垫氧化物层更大的结构强度,从而维持半导体鳍并且抵抗热应力和/或薄膜应力。

图1是根据各个实施例的半导体器件的示意性截面图。在一些实施例中,半导体器件100是FinFET器件。如图1所示,半导体器件100包括半导体鳍102、第一氮化硅基层104、衬垫氧化物层106、第二氮化硅基层108和栅极氧化物层110。在一些实例中,通过使衬底112凹进形成半导体鳍102,并且因此半导体鳍102突出于半导体衬底112的凹进表面114,并且半导体鳍102和半导体衬底112由相同的材料形成。半导体衬底112和半导体鳍102可以由单晶半导体材料或化合物半导体材料组成。例如,硅、锗或玻璃可以用作半导体衬底112和半导体鳍102的材料。在一些示例性实例中,半导体衬底112和半导体鳍102都由硅组成。

再次参照图1,半导体鳍102具有顶面116、第一侧表面118和第二侧表面120。顶面116位于半导体鳍102的顶部上。第一侧表面118邻近和连接至顶面116,并且外围包围顶面116。第二侧表面120设置在第一侧表面118下方,并且邻近和连接至第一侧表面118。

如图1所示,第一氮化硅基层104设置在半导体鳍102的第二侧表面120上以外围包围第二侧表面120。第一氮化硅基层104可以设置为与半导体鳍102的第二侧表面120共形。在一些实例中,第一氮化硅基层104包 括氮化硅层或氮氧化硅层。在一些示例性实例中,第一氮化硅基层104的氮浓度在从约1E19原子/cm3至约5E21原子/cm3的范围内。

衬垫氧化物层106设置在第一氮化硅基层104上且与第一氮化硅基层104共形,并且外围包围第一氮化硅基层104。第一氮化硅基层104设置在半导体鳍102的第二侧表面120和衬垫氧化物层106之间。在一些实例中,衬垫氧化物层106包括氧化硅层。例如,衬垫氧化物层106的厚度在从约20埃至约60埃的范围内。

第二氮化硅基层108设置在衬垫氧化物层106上且与衬垫氧化物层106共形,并且外围包围衬垫氧化物层106。在一些实例中,第二氮化硅基层108包括氮化硅层、氮氧化硅层或碳氮氧化硅层。在一些示例性实例中,第二氮化硅基层108的氮浓度在从约1E19原子/cm3至约5E21原子/cm3的范围内。

栅极氧化物层110设置在半导体鳍102的顶面116和第一侧表面118上并且与半导体鳍102的顶面116和第一侧表面118共形以外围包围顶面116和第一侧表面118。在一些实例中,栅极氧化物层110包括氧化硅层。在某些实例中,栅极氧化物层110的厚度T1等于第一氮化硅基层104的厚度T2、衬垫氧化物层106的厚度T3和第二氮化硅基层108的厚度T4的组合。

在一些实例中,如图1所示,半导体器件100还包括各个沟槽隔离结构122。沟槽隔离结构122可以外围包围第二氮化硅基层108。例如,每个沟槽隔离结构122可以是浅沟槽隔离(STI)结构。在一些实例中,沟槽隔离结构122包括诸如二氧化硅层的介电层。

随着形成与衬垫氧化物层106共形的第二氮化硅基层108,在沟槽隔离结构122的高温退火工艺和用于形成沟槽隔离结构122的隔离层的凹槽蚀刻工艺期间,可以防止半导体鳍102的损耗,从而使得可以保持半导体鳍102的顶部的临界尺寸并且提高半导体鳍102的临界尺寸均匀性,从而增强半导体器件100的性能。除了在高温退火工艺和鳍凹槽蚀刻工艺期间不损耗半导体鳍102之外,外围包围半导体鳍102的第一氮化硅基层104消除了硅的定向效应,并且第一氮化硅基层104和第二氮化硅基层108转 化为栅极氧化物层110,从而使得栅极氧化物层110可以具有良好的均匀性和一致性,从而防止半导体器件100的泄漏,并且进一步增强半导体器件100的性能。此外,在半导体鳍102的底部上保留第一氮化硅基层104和第二氮化硅基层108,并且第一氮化硅基层104和第二氮化硅基层108具有比衬垫氧化物层106更大的结构强度,从而使得第一氮化硅基层104和第二氮化硅基层108维持半导体鳍102和抵抗热应力和/或薄膜应力,从而增加了半导体器件100的工艺良率。

图2A至图2G是根据各个实施例的示出用于制造半导体器件的方法的中间阶段的示意性截面图。如图2A所示,提供半导体衬底200,并且使半导体衬底200凹进以限定半导体衬底200中的有源区域202。在使半导体衬底200凹进的操作中,去除部分半导体衬底200以形成半导体衬底200中的各个隔离区域204以及位于隔离区域204之间并且位于隔离区域204的顶面208上方的至少一个半导体鳍206。在一些实例中,如图2A所示,在使半导体衬底200凹进的操作中形成各个半导体鳍206。在这些实例中,每个半导体鳍206由部分半导体衬底200组成,从而使得半导体鳍206由与半导体衬底200相同的材料形成。半导体衬底200和半导体鳍206可以由单晶半导体材料或化合物半导体材料组成。在一些实例中,硅、锗或玻璃可以用作半导体衬底200和半导体鳍206的材料。在一些示例性实例中,半导体衬底200和半导体鳍206都由硅形成。

在某些实例中,在使半导体衬底200凹进的操作之前,在半导体衬底200上依次毯状形成垫氧化物层210和硬掩模层212。例如,可以使用热氧化技术形成垫氧化物层210,并且可以使用诸如化学汽相沉积(CAD)技术的沉积技术形成硬掩模层212。在一些示例性实例中,垫氧化物层210形成为包括氧化硅层,并且硬掩模层212形成为包括氮化硅层。如图2A所示,使半导体衬底200凹进的操作包括去除位于隔离区域204的顶面208上的部分硬掩模层212、部分垫氧化物层210和部分半导体衬底200。在这些实例中,每个半导体鳍206都由依次堆叠的部分半导体衬底200、部分垫氧化物层210和部分硬掩模层212组成。

再次参照图2A,每个半导体鳍206都具有顶面214、第一侧表面216 和第二侧表面218。顶面214位于半导体鳍206的顶部上。第一侧表面216邻近和连接至顶面214,并且外围包围顶面214。第二侧表面218形成在第一侧表面216下方,并且邻近和连接至第一侧表面216。

如图2B所示,在每个半导体鳍206的顶面214,第一侧表面216和第二侧表面218上形成第一氮化硅基层220,并且第一氮化硅基层220与每个半导体鳍206共形。在一些实例中,形成第一氮化硅基层220的操作包括由氮化硅或氮氧化硅形成第一氮化硅基层220。例如,形成第一氮化硅基层220的操作可以包括形成氮浓度在从约1E19原子/cm3至约5E21原子/cm3的范围内的第一氮化硅基层220。例如,使用快速热氧化技术或原位蒸汽生成技术在第一氮化硅基层220上形成与第一氮化硅基层220共形的衬垫氧化物层222,并且衬垫氧化物层222外围包围第一氮化硅基层220。可以使用诸如化学汽相沉积技术的沉积技术实施形成衬垫氧化物层222的操作。在一些实例中,衬垫氧化物层222形成为包括氧化硅层。

在一些实例中,在形成第一氮化硅基层220的操作之前实施形成衬垫氧化物层222的操作。在这些实例中,首先在每个半导体鳍206的顶面214,第一侧表面216和第二侧表面218上形成衬垫氧化物层222,并且衬垫氧化物层222与每个半导体鳍206共形。例如,形成衬垫氧化物层222的操作可以包括形成厚度在从约20埃至约60埃的范围内的衬垫氧化物层222。之后,使用例如退火工艺形成与每个半导体鳍206共形并且位于半导体鳍206和衬垫氧化物层222之间的第一氮化硅基层220。在一些示例性实例中,实施退火工艺以形成第一氮化硅基层220包括将包括NO和/或N2O的反应气体引入工艺室以形成第一氮化硅基层220,以及将工艺室的工艺温度控制在约900摄氏度和约1050摄氏度之间。在退火工艺中,NO和N2O被分解成氮离子和氧离子,并且氮离子穿过衬垫氧化物层222以与半导体鳍206的材料反应,从而在半导体鳍206和衬垫氧化物层222之间形成第一氮化硅基层220。

如图2C所示,在每个半导体鳍206的衬垫氧化物层222上形成第二氮化硅基层224,并且第二氮化硅基层224与衬垫氧化物层222共形。形成第二氮化硅基层224的操作可以包括由氮化硅、氮氧化硅或碳氮氧化硅形 成第二氮化硅基层224。例如,形成第二氮化硅基层224的操作可以包括形成氮浓度在从约1E19原子/cm3至约5E21原子/cm3的范围内的第二氮化硅基层224。

在一些实例中,在形成第一氮化硅基层220的操作和形成衬垫氧化物层222的操作之后实施形成第二氮化硅基层224的操作。例如,可以使用退火工艺实施形成第二氮化硅基层224的操作。在一些示例性实例中,实施退火工艺以形成第二氮化硅基层224包括将包括NH3的反应气体引入工艺室以形成第二氮化硅基层224,以及将工艺室的工艺温度控制在约900摄氏度和约1050摄氏度之间。在退火工艺中,NH3被分解成氮离子和氢离子,并且氮离子与衬垫氧化物层222反应,以在衬垫氧化物层222上形成与衬垫氧化物层222共形的第二氮化硅基层224。

首先参照图2F,在隔离区域204上形成各个沟槽隔离结构226以外围包围每个半导体鳍206的第二侧表面218上的第二氮化硅基层224。在一些实例中,如图2D所示,形成沟槽隔离结构226的操作包括形成隔离层228以覆盖第二氮化硅基层224并且填充隔离区域204。隔离层228形成为覆盖半导体鳍206。例如,可以使用诸如高密度等离子体化学汽相沉积(HDP-CVD)技术的化学汽相沉积技术实施形成隔离层228的操作。在一些示例性实例中,隔离层228形成为包括氧化硅层。

在形成隔离层228的操作之后,可以对隔离层228可选择地实施退火操作以使隔离层228致密。由于第二氮化硅基层224设置为与衬垫氧化物层222共形,在对隔离层228实施的高温退火操作期间,第二氮化硅基层224能防止每个半导体鳍206受到损耗,从而使得能保持每个半导体鳍206的顶部的临界尺寸,从而提高半导体鳍206的临界尺寸均匀性。

如图2E所示,平坦化隔离层228以暴露半导体鳍206的顶面214上的第二氮化硅基层224。例如,可以使用化学机械抛光(CMP)技术实施平坦化隔离层228的操作。在一些实例中,在平坦化隔离层228的操作之后,可以使用注入技术在半导体衬底200内可选择地形成各个阱。

如图2F所示,使隔离层228凹进以在隔离区域204上形成沟槽隔离结构226。可以使用诸如各向异性蚀刻技术的蚀刻技术实施使隔离层228凹 进的操作。使隔离层228凹进的操作包括去除部分隔离层228以暴露每个半导体鳍206的第一侧表面216上的第二氮化硅基层224并且形成沟槽隔离结构226以外围包围每个半导体鳍206的第二侧表面218上的第二氮化硅基层224。

设置为与衬垫氧化物层222共形的第二氮化硅基层224可在使隔离层228凹进的操作期间防止每个半导体鳍206受到损耗,从而使得能有效保持每个半导体鳍206的顶部的临界尺寸,从而进一步提高半导体鳍206的临界尺寸均匀性。

如图2G所示,每个半导体鳍206的顶面214和第一侧表面216上的第二氮化硅基层224和第一氮化硅基层220转化为栅极氧化物层230以完成半导体器件232的形成。在一些示例性实例中,将每个半导体鳍206的顶面214和第一侧表面216上的第二氮化硅基层224和第一氮化硅基层220转化成栅极氧化物层230的操作包括将第二氮化硅基层224和第一氮化硅基层220转化成氧化硅。在一些实例中,将每个半导体鳍206的顶面214和第一侧表面216上的第二氮化硅基层224和第一氮化硅基层220转化成栅极氧化物层230的操作包括将反应气体引入工艺室以形成栅极氧化物层230,其中,反应气体包括O2和重量百分比为0.5%至33%的H2。转化第二氮化硅基层224和第一氮化硅基层220的操作还可以包括将工艺室的工艺温度控制在约500摄氏度和950摄氏度之间,以及将工艺室的工艺压力控制在约2托和约100托之间。可以通过将微波频率的射频电磁能量施加至工艺室来实施转化第二氮化硅基层224和第一氮化硅基层220的操作。

在转化第二氮化硅基层224和第一氮化硅基层220的操作中,反应气体O2在高工艺温度下被分解为单原子氧,每个半导体鳍206的顶面214和第一侧表面216上的第二氮化硅基层224和第一氮化硅基层220被单原子氧再氧化,从而使得第二氮化硅基层224和第一氮化硅基层220转化成氧化硅层。当第二氮化硅基层224和第一氮化硅基层220转化成氧化硅层时,因为所有氧化硅层和衬垫氧化物层222的材料都是氧化硅,所以氧化硅层与每个半导体鳍206的顶面214和第一侧表面216上的衬垫氧化物层222一体化以形成栅极氧化物层230。

在将第二氮化硅基层224和第一氮化硅基层220转化成栅极氧化物层230的操作之后,第二氮化硅基层224和第一氮化硅基层220保留在每个半导体鳍206的底部上,并且第二氮化硅基层224和第一碳化硅基层220具有比衬垫氧化物层222更大的结构强度,从而使得维持半导体鳍206,从而抵抗热应力和/或薄膜应力。此外,在高温退火操作和凹进操作期间,半导体鳍206未受到损耗,并且第一氮化硅基层220和第二氮化硅基层224转化成栅极氧化物层230,从而使得栅极氧化物层230可以具有良好的均匀性和一致性,从而防止半导体器件232的泄漏,并且进一步增强半导体器件232的性能。

参照图3与图2A至图2G,图3是根据各个实施例的用于制造半导体器件的方法的流程图。方法开始于操作300,其中,使半导体衬底200凹进以限定半导体衬底200中的有源区域202。如图2A所示,使半导体衬底200凹进的操作包括去除部分半导体衬底200以在半导体衬底200中形成各个隔离区域204,并且在隔离区域204之间和隔离区域204的顶面208上方形成至少一个半导体鳍206。在图2A中示出的实例中,形成了多个半导体鳍206。在实例中,每个半导体鳍206都由部分半导体衬底200组成。半导体衬底200和半导体鳍206可以由单晶半导体材料或化合物半导体材料组成。在一些示例性实例中,半导体衬底200和半导体鳍206都由硅形成。

在一些示例性实例中,在使半导体衬底200凹进的操作之前,依次在半导体衬底200上毯状形成垫氧化物层210和硬掩模层212。可以使用热氧化技术将垫氧化物层210形成为包括氧化硅层,并且可以使用例如化学汽相沉积技术将硬掩模层212形成为包括氮化硅层。如图2A所示,使半导体衬底200凹进的操作包括去除位于隔离区域204的顶面208上的部分硬掩模层212、部分垫氧化物层210和部分半导体衬底200。因此,每个半导体鳍206都由依次堆叠的部分半导体衬底200、部分垫氧化物层210和部分硬掩模层212组成。

如图2A所示,每个半导体鳍206具有顶面214,第一侧表面216和第二侧表面218。顶面214位于半导体鳍206的顶部上。第一侧表面216邻 近和连接至顶面214并且外围包围顶面214。在第一侧表面216下方形成的第二侧表面218邻近和连接至第一侧表面216。

在操作302中,如图2B所示,在每个半导体鳍206的顶面214,第一侧表面216和第二侧表面218上形成第一氮化硅基层220,并且第一氮化硅基层220与每个半导体鳍206共形。在一些实例中,形成第一氮化硅基层220的操作包括由氮化硅或氮氧化硅形成第一氮化硅基层220。例如,形成第一氮化硅基层220的操作可以包括形成氮浓度在从约1E19原子/cm3至约5E21原子/cm3的范围内的第一氮化硅基层220。

在操作304中,如图2B所示,例如,使用快速热氧化技术、原位蒸汽生成技术或沉积技术在每个半导体鳍206的顶面214、第一侧表面216和第二侧表面218上形成衬垫氧化物层222,并且衬垫氧化物层222与每个半导体鳍206共形。在一些示例性实例中,衬垫氧化物层222由氧化硅形成。

在一些实例中,在形成第一氮化硅基层220的操作之前实施形成衬垫氧化物层222的操作。在这些实例中,衬垫氧化物层222首先在每个半导体鳍206的顶面214、第一侧表面216和第二侧表面218上形成并且与每个半导体鳍206共形。例如,形成衬垫氧化物层222的操作可以包括形成厚度在从约20埃至约60埃的范围内的衬垫氧化物层222。之后,使用例如退火工艺形成与每个半导体鳍206共形并且位于半导体鳍206和衬垫氧化物层222之间的第一氮化硅基层220。在一些示例性实例中,实施退火工艺以形成第一氮化硅基层220包括将包括NO和/或N2O的反应气体引入工艺室以形成第一氮化硅基层220,以及将工艺室的工艺温度控制在约900摄氏度和约1050摄氏度之间。在退火工艺中,NO和N2O被分解成氮离子和氧离子,并且氮离子穿过衬垫氧化物层222以与半导体鳍206的材料反应,从而在半导体鳍206和衬垫氧化物层222之间形成第一氮化硅基层220。

在操作306中,如图2C所示,使用例如退火工艺在每个半导体鳍206的衬垫氧化物层222上形成与衬垫氧化物层222共形的第二氮化硅基层224。形成第二氮化硅基层224的操作可以包括由氮化硅、氮氧化硅或碳氮氧化硅形成第二氮化硅基层224。例如,形成第二氮化硅基层224的操作可以 包括形成氮浓度在从约1E19原子/cm3至约5E21原子/cm3的范围内的第二氮化硅基层224。

在一些示例性实例中,实施退火工艺以形成第二氮化硅基层224包括将包括NH3的反应气体引入工艺室以形成第二氮化硅基层224,以及将工艺室的工艺温度控制在约900摄氏度和约1050摄氏度之间。在退火工艺中,NH3被分解成氮离子和氢离子,并且氮离子与衬垫氧化物层222反应,以在衬垫氧化物层222上形成与衬垫氧化物层222共形的第二氮化硅基层224。

在操作308中,如图2F所示,在隔离区域204上形成各个沟槽隔离结构226以外围包围每个半导体鳍206的第二侧表面218上的第二氮化硅基层224。在一些实例中,如图2D所示,形成沟槽隔离结构226的操作包括使用例如高密度等离子体化学汽相沉积技术形成隔离层228以覆盖第二氮化硅基层224和半导体鳍206并且填充隔离区域204。在一些示例性实例中,隔离层228由氧化硅形成。

在形成隔离层228之后,可以对隔离层228可选择地实施退火操作以使隔离层228致密。如图2E所示,例如,使用化学机械抛光技术平坦化隔离层228以暴露半导体鳍206的顶面214上的第二氮化硅基层224。在一些实例中,在平坦化隔离层228的操作之后,可以使用注入技术在半导体衬底200内可选择地形成各个阱。

如图2F所示,例如,使用各向异性蚀刻技术使隔离层228凹进以在隔离区域204上形成沟槽隔离结构226。使隔离层228凹进的操作包括去除部分隔离层228以暴露每个半导体鳍206的第一侧表面216上的第二氮化硅层224并且形成沟槽隔离结构226以外围包围每个半导体鳍206的第二侧表面218上的第二氮化硅层224。

在操作310中,如图2G所示,将每个半导体鳍206的顶面214和第一侧表面216上的第二氮化硅基层224和第一氮化硅基层220转化成栅极氧化物层230以完成半导体器件232的形成。在一些示例性实例中,转化第二氮化硅基层224和第一氮化硅基层220的操作包括将第二氮化硅基层224和第一氮化硅基层220转化成氧化硅。在一些实例中,转化每个半导体鳍206的顶面214和第一侧表面216上的第二氮化硅基层224和第一氮化硅 基层220的操作包括将反应气体引入工艺室以形成栅极氧化物层230,其中,反应气体包括O2和重量百分比为0.5%至33%的H2。转化第二氮化硅基层224和第一氮化硅基层220的操作还可以包括将工艺室的工艺温度控制在约500摄氏度和约950摄氏度之间,以及将工艺室的工艺压力控制在约2托和约100托之间。可以通过将微波频率的射频电磁能量施加至工艺室来实施转化第二氮化硅基层224和第一氮化硅基层220的操作。

在转化第二氮化硅基层224和第一氮化硅基层220的操作中,反应气体O2在高工艺温度下被分解成单原子氧,第二氮化硅基层224和第一氮化硅基层220被单原子氧再氧化,从而使得第二氮化硅基层224和第一氮化硅基层220转化成氧化硅层。当第二氮化硅基层224和第一氮化硅基层220转化为氧化硅层时,氧化硅层与每个半导体鳍206的顶面214和第一侧表面216上的衬垫氧化物层222一体化以形成栅极氧化物层230。

根据实施例,本发明公开了一种半导体器件。该半导体器件包括半导体鳍、第一氮化硅基层、衬垫氧化物层、第二氮化硅基层和栅极氧化物层。该半导体鳍具有顶面,邻近顶面的第一侧表面和设置在第一侧表面下方并且邻近第一侧表面的第二侧表面。第一氮化硅基层外围包围半导体鳍的第二侧表面。衬垫氧化物层设置为与第一氮化硅基层共形。第二氮化硅基层设置为与衬垫氧化物层共形。栅极氧化物层设置为与半导体鳍的顶面和第一侧表面共形。

在上述半导体器件中,还包括外围包围所述第二氮化硅基层的多个沟槽隔离结构。

在上述半导体器件中,其中,所述第一氮化硅基层包括氮化硅层或氮氧化硅层。

在上述半导体器件中,其中,所述第一氮化硅基层的氮浓度在从1E19原子/cm3至5E21原子/cm3的范围内。

在上述半导体器件中,其中,所述第二氮化硅基层包括氮化硅层、氮氧化硅层或碳氮氧化硅层。

在上述半导体器件中,其中,所述第二氮化硅基层的氮浓度在从1E19原子/cm3至5E21原子/cm3的范围内。

在上述半导体器件中,其中,所述栅极氧化物层包括氧化硅层。

根据另一实施例,本发明公开了一种用于制造半导体器件的方法。在该方法中,使半导体衬底凹进以在半导体衬底中形成各个隔离区域并且在隔离区域之间和隔离区域的顶面上方形成至少一个半导体鳍。该至少一个半导体鳍具有顶面,邻近顶面的第一侧表面和形成在第一侧表面下方并且邻近第一侧表面的第二侧表面。第一氮化硅基层形成为与半导体鳍共形。衬垫氧化物层形成为与半导体鳍的第一氮化硅基层共形。第二氮化硅基层形成为与衬垫氧化物层共形。在隔离区域上形成各个沟槽隔离结构以外围包围半导体鳍的第二侧表面上的第二氮化硅基层。顶面和第一侧表面上的第一氮化硅基层和第二氮化硅基层转化成栅极氧化物层。

在上述方法中,其中,使用快速热氧化技术或原位蒸汽生成技术实施形成所述衬垫氧化物层的操作。

在上述方法中,其中,形成所述衬垫氧化物层的操作包括形成厚度在从20埃至60埃的范围内的所述衬垫氧化物层。

在上述方法中,其中,在形成所述第一氮化硅基层的操作之前实施形成所述衬垫氧化物层的操作,并且使用退火工艺实施形成所述第一氮化硅基层的操作,其中,所述退火工艺包括:将反应气体引入工艺室,其中,所述反应气体包括NO和/或N2O;以及将所述工艺室的工艺温度控制在900摄氏度和1050摄氏度之间。

在上述方法中,其中,形成所述第一氮化硅基层的操作包括形成氮浓度在从1E19原子/cm3至5E21原子/cm3的范围内的所述第一氮化硅基层。

在上述方法中,其中,在形成所述第一氮化硅基层的操作和形成所述衬垫氧化物层的操作之后实施形成所述第二氮化硅基层的操作,并且使用退火工艺实施形成所述第二氮化硅基层的操作,其中,所述退火工艺包括:将反应气体引入工艺室,其中,所述反应气体包括NH3;以及将所述工艺室的工艺温度控制在900摄氏度和1050摄氏度之间。

在上述方法中,其中,形成所述第二氮化硅基层的操作包括形成氮浓度在从1E19原子/cm3至5E21原子/cm3的范围内的所述第二氮化硅基层。

在上述方法中,其中,形成所述第一氮化硅基层的操作包括由氮化硅 或氮氧化硅形成所述第一氮化硅基层;以及形成所述第二氮化硅基层的操作包括由氮化硅、氮氧化硅或碳氮氧化硅形成所述第二氮化硅基层。

在上述方法中,其中,将所述顶面和所述第一侧表面上的所述第一氮化硅基层和所述第二氮化硅基层转化成栅极氧化物层的操作包括:将反应气体引入工艺室,其中,所述反应气体包括O2和重量百分比为0.5%至33%的H2;以及将所述工艺室的工艺温度控制在500摄氏度和950摄氏度之间;将所述工艺室的工艺压力控制在2托和100托之间;以及将微波频率的射频电磁能量施加至所述工艺室。

根据另一个实施例,本发明公开了一种用于制造半导体器件的方法。在该方法中,使半导体衬底凹进以在半导体衬底中形成各个隔离区域并且在隔离区域之间和隔离区域的顶面上方形成至少一个半导体鳍。衬垫氧化物层形成为与半导体鳍共形。第一氮化硅基层形成为与半导体鳍共形并且位于半导体鳍和衬垫氧化物层之间。第二氮化硅基层形成为与衬垫氧化物层共形。形成隔离层以覆盖第二氮化硅基层并且填充隔离区域。对该隔离层实施退火工艺。平坦化该隔离层以暴露半导体鳍的顶面上的第二氮化硅基层。使该隔离层凹进以在隔离区域上形成各个沟槽隔离结构。使该隔离层凹进的操作包括暴露半导体鳍的第一侧表面上的第二氮化硅基层以及形成沟槽隔离结构以外围包围半导体鳍的第二侧表面上的第二氮化硅基层。该第一侧表面形成为邻近半导体鳍的顶面,并且在第一侧表面下方形成邻近第一侧表面的第二侧表面。该顶面和该第一侧表面上的第一氮化硅基层和第二氮化硅基层转化成栅极氧化物层。

在上述方法中,其中,在形成所述第一氮化硅基层的操作之前实施形成所述衬垫氧化物层的操作,并且使用退火工艺实施形成所述第一氮化硅基层的操作,其中,所述退火工艺包括:将反应气体引入工艺室,其中,所述反应气体包括NO和/或N2O;以及将所述工艺室的工艺温度控制在900摄氏度和1050摄氏度之间。

在上述方法中,其中,在形成所述衬垫氧化物层的操作和形成所述第一氮化硅基层的操作之后实施形成所述第二氮化硅基层的操作,并且使用退火工艺实施形成所述第二氮化硅基层的操作,其中,所述退火工艺包括: 将反应气体引入工艺室,其中,所述反应气体包括NH3;以及将所述工艺室的工艺温度控制在900摄氏度和1050摄氏度之间。

在上述方法中,其中,将所述顶面和所述第一侧表面上的所述第一氮化硅基层和所述第二氮化硅基层转化成栅极氧化物层的操作包括:将反应气体引入工艺室,其中,所述反应气体包括O2和重量百分比为0.5%至33%的H2;以及将所述工艺室的工艺温度控制在500摄氏度和950摄氏度之间;将所述工艺室的工艺压力控制在2托和100托之间;以及将微波频率的射频电磁能量施加至所述工艺室。

上面概述了若干实施例的特征,使得本领域人员可以更好地理解本发明的方面。本领域人员应该理解,他们可以容易地使用本发明作为基础来设计或修改用于实施与本人所介绍实施例相同的目的和/或实现相同优势的其他工艺和结构。本领域技术人员也应该意识到,这种等同构造并不背离本发明的精神和范围,并且在不背离本发明的精神和范围的情况下,本文中他们可以做出多种变化、替换以及改变。

当前第1页1 2 3 
网友询问留言 已有0条留言
  • 还没有人留言评论。精彩留言会获得点赞!
1