静态随机存取存储器的制作方法

本发明涉及一种存储器，且特别是涉及一种静态随机存取存储器。

背景技术：

随机存取存储器(Random Access Memory，RAM)为一种挥发性的(volatile)存储器，而广泛的应用于信息电子产品中。一般而言，随机存取存储器包括静态随机存取存储器(Static Random Access Memory，SRAM)与动态随机存取存储器(Dynamic Random Access Memory，DRAM)。

静态随机存取存储器对于数据处理的速度较快，且其制作工艺可与互补式金属氧化物半导体晶体管(Complementary Metal Oxide Semiconductor，CMOS)的制作工艺整合在一起，因此静态随机存取存储器的制作工艺较为简易。

然而，现有的静态随机存取存储器的缺点为存储单元所占的面积大，而无法有效地提高元件集成成度。因此，如何进一步缩小静态随机存取存储单元的尺寸为目前积极发展的目标。

技术实现要素：

本发明提供一种静态随机存取存储器，其可有效地缩小静态随机存取存储单元的尺寸。

本发明提出一种静态随机存取存储器，包括至少一个静态随机存取存储单元。静态随机存取存储单元的栅极布局包括第一条状掺杂区、第二条状掺杂区、第三条状掺杂区与第四条状掺杂区、凹入式栅极线(recessed gate line)、第一栅极线及第二栅极线。第一条状掺杂区、第二条状掺杂区、第三条状掺杂区与第四条状掺杂区依序设置于基底中且彼此分离。凹入式栅极线相交于第一条状掺杂区、第二条状掺杂区、第三条状掺杂区与第四条状掺杂区。第一条状掺杂区、第二条状掺杂区、第三条状掺杂区与第四条状掺杂区在与凹入式栅极线的相交处断开。第一栅极线相交于第一条状掺杂区与第二条状掺杂区。第一条状掺杂区与第二条状掺杂区在与第一栅极线的相交处断开。第二栅极线相交于第三条状掺杂区与第四条状掺杂区。第三条状掺杂区与第四条状掺杂区在与第二栅极线的相交处断开。

依照本发明的一实施例所述，在静态随机存取存储器中，第一条状掺杂区与第四条状掺杂区可具有第一导电型，且第二条状掺杂区与第三条状掺杂区可具有第二导电型。

依照本发明的一实施例所述，在静态随机存取存储器中，凹入式栅极线的顶表面可低于基底的顶表面。

依照本发明的一实施例所述，在静态随机存取存储器中，第一栅极线可为平面式导线(planar conductive line)或凹入式导线(recessed conductive line)。

依照本发明的一实施例所述，在静态随机存取存储器中，第二栅极线可为平面式导线或凹入式导线。

依照本发明的一实施例所述，在静态随机存取存储器中，位于凹入式栅极线与第一栅极线之间的第一条状掺杂区与第二条状掺杂区可通过第一连接构件而电连接。

依照本发明的一实施例所述，在静态随机存取存储器中，第一连接构件可为狭缝接触窗(slit contact)或导线与接触窗的组合。

依照本发明的一实施例所述，在静态随机存取存储器中，第二栅极线可电连接至第一连接构件。

依照本发明的一实施例所述，在静态随机存取存储器中，位于凹入式栅极线与第二栅极线之间的第三条状掺杂区与第四条状掺杂区可通过第二连接构件而电连接。

依照本发明的一实施例所述，在静态随机存取存储器中，第二连接构件可为狭缝接触窗或导线与接触窗的组合。

依照本发明的一实施例所述，在静态随机存取存储器中，第一栅极线可电连接至第二连接构件。

依照本发明的一实施例所述，在静态随机存取存储器中，在第一栅极线与第二栅极线远离凹入式栅极线的一侧，第二条状掺杂区与第三条状掺杂区可通过第三连接构件进行电连接。

依照本发明的一实施例所述，在静态随机存取存储器中，第三连接构件可为狭缝接触窗、连接用掺杂区(doped region for connection)或导线与接触窗的组合。

依照本发明的一实施例所述，在静态随机存取存储器中，静态随机存取存储单元的数量可为多个，且在第一栅极线与第二栅极线远离凹入式栅极线的一侧，位于相邻两个静态随机存取存储单元之间的第一条状掺杂区与第四条状掺杂区可通过第四连接构件进行电连接。

依照本发明的一实施例所述，在静态随机存取存储器中，第四连接构件可为狭缝接触窗、连接用掺杂区或导线与接触窗的组合。

基于上述，在本发明所提出的静态随机存取存储器中，由于采用凹入式栅极线来作为通道栅晶体管(pass-gate transistor)的栅极，所以可有效地缩小通道栅晶体管的栅极尺寸，且可大幅地缩小凹入式栅极线与其相邻的内连线构件之间的距离，因此可有效地缩小静态随机存取存储单元的尺寸，进而提高存储器元件的集成度。另外，通过上述静态随机存取存储单元的栅极布局，通道栅晶体管的效能(performance)与下拉晶体管的效能可分别控制。此外，上述静态随机存取存储单元的栅极布局可通过较简易的光学邻近修正(OPC)与制作工艺来进行制作。

为让本发明的上述特征和优点能更明显易懂，下文特举实施例，并配合所附的附图作详细说明如下。

附图说明

图1A为本发明第一实施例的静态随机存取存储器的上视图；

图1B为沿着图1A中的I-I’剖面线的剖视图；

图1C为沿着图1A中的II-II’剖面线的剖视图；

图2为本发明第二实施例的静态随机存取存储器的上视图；

图3为本发明第三实施例的静态随机存取存储器的上视图。

符号说明

10、20、30：静态随机存取存储器

100：基底

102、104、106、108：条状掺杂区

110：凹入式栅极线

112、112a、114、114a：栅极线

116：隔离结构

118：沟槽

120、126、132：介电层

122、134：阻障层

124：顶盖层

128：间隙壁

130、136、146、146a、148、148a：连接构件

138、142、146b、148b、150、152：接触窗

140、144：导线

MC：静态随机存取存储单元

PD1、PD2：下拉晶体管

PG1、PG2：通道栅晶体管

PU1、PU2：上拉晶体管

具体实施方式

下文中参照随附附图来更充分地描述本发明实施例。然而，本发明可以多种不同的形式来实践，并不限于文中所述的实施例。以下实施例中所提到的方向用语，例如“上”等，仅是参考附加附图的方向，因此使用的方向用语是用来详细说明，而非用来限制本发明。此外，在附图中为明确起见可能将各层的尺寸以及相对尺寸作夸张的描绘。

图1A为本发明第一实施例的静态随机存取存储器的上视图。在图1A中，省略了介电层与间隙壁的绘示，以更明确地进行说明。图1B为沿着图1A中的I-I’剖面线的剖视图。图1C为沿着图1A中的II-II’剖面线的剖视图。

请参照图1A，静态随机存取存储器10包括至少一个静态随机存取存储单元MC。在此实施例中，静态随机存取存储器10是以包括多个静态随机存取存储单元MC为例来进行说明。静态随机存取存储单元MC的栅极布局包括条状掺杂区102、条状掺杂区104、条状掺杂区106与条状掺杂区108、凹入式栅极线110、栅极线112及栅极线114。此外，在静态随机存取存储单元MC可包括通道栅晶体管PG1、PG2、下拉晶体管PD1、PD2与上拉晶体管PU1、PU2。在实施例中，通道栅晶体管PG1、PG2与下拉晶体管PD1、PD2分别是以N型金属氧化物半晶体管(NMOS transistor)为例来进行说明，且上拉晶体管PU1、PU2分别是以P型金属氧化物半晶体管(PMOS transistor)为例来进行说明。

条状掺杂区102、条状掺杂区104、条状掺杂区106与条状掺杂区108依序设置于基底100中且彼此分离。条状掺杂区102与条状掺杂区108可具有第一导电型，且条状掺杂区104与条状掺杂区106可具有第二导电型，其中第一导电型与第二导电型为不同导电型。条状掺杂区102与条状掺杂区108分别可作为通道栅晶体管PG1、PG2中的源极区与漏极区以及下拉晶体管PD1、PD2中的源极区与漏极区。条状掺杂区104与条状掺杂区106分别可作为上拉晶体管PU1、PU2中的源极区与漏极区。基底100例如是半导体基底，如硅基底。在此实施例中，第一导电型例如是N型，且第二导电型例如是P型。

此外，静态随机存取存储器10还包括隔离结构116。隔离结构116设置于条状掺杂区102、条状掺杂区104、条状掺杂区106与条状掺杂区108中的相邻两者之间。隔离结构116例如是浅沟槽隔离结构(STI)。隔离结构116的材料例如是氧化硅。

请同时参照图1A与图1B，凹入式栅极线110相交于条状掺杂区102、条状掺杂区104、条状掺杂区106与条状掺杂区108。条状掺杂区102、条状掺杂区104、条状掺杂区106与条状掺杂区108在与凹入式栅极线110的相交处断开。凹入式栅极线110可用以作为通道闸晶体管PG1、PG2中的栅极。凹入式栅极线110的顶表面可低于基底100的顶表面。

以下，以通道栅晶体管PG1为例来说明凹入式栅极线110的态样。凹入式栅极线110可设置于沟槽118。凹入式栅极线110的材料例如是钨、铜或铝。此外，在沟槽118的表面上可设置介电层120，在介电层120与凹入式栅极线110之间可设置阻障层122，且在凹入式栅极线110上可设置填满沟槽118的顶盖层(cap layer)124。介电层120的材料例如是氧化硅。阻障层122的材料例如是TiN。顶盖层124的材料例如是氧化硅。

由于采用凹入式栅极线110作为通道栅晶体管PG1、PG2中的栅极，所以可使得通道栅晶体管PG1、PG2具有U型通道区，因此可进一步地缩小通道晶体管PG1、PG2的栅极尺寸，进而可缩小静态随机存取存储单元MC的尺寸。此外，凹入式栅极线110可电连接通道栅晶体管PG1的栅极与PG2的栅极，所以凹入式栅极线110本身可作为字符线使用，因此无需通过额外的内连线结构来电连接通道栅晶体管PG1的栅极与通道栅晶体管PG2的栅极，因此有助于缩小静态随机存取存储单元MC的尺寸。

栅极线112相交于条状掺杂区102与条状掺杂区104。条状掺杂区102与条状掺杂区104在与栅极线112的相交处断开。栅极线112可作为下拉晶体管PD1中的栅极与上拉晶体管PU1中的栅极。栅极线114相交于条状掺杂区106与条状掺杂区108。条状掺杂区106与条状掺杂区108在与栅极线114的相交处断开。栅极线114可作为下拉晶体管PD2中的栅极与上拉晶体管PU2中的栅极。栅极线112与栅极线114分别可为平面式导线或凹入式导线。平面式导线意指导线位于基底100的顶表面上的导线结构。凹入式导线意指导线的顶表面低于基底100的顶表面的导线结构，其相似于凹入式栅极线110的结构，可参考上述对于凹入式栅极线110的说明，于此不再赘述。在此实施例中，栅极线112与栅极线114是以平面式导线为例来进行说明。

以下，以下拉晶体管PD1的栅极线112为例来说明平面式导线的态样。栅极线112可设置于基底100上。栅极线112的材料例如是掺杂多晶硅、掺杂多晶硅与硅自对准金属硅化物(silicon salicide)的组合或掺杂多晶硅与金属的组合等的导体材料。此外，在栅极线112与基底100之间可设置介电层126，在栅极线112的侧壁上可设置间隙壁128。介电层126的材料例如是氧化硅。间隙壁128的材料例如是氧化硅或氮化硅。此外，采用平面式导线的栅极线114的结构可参考上述对于栅极线112的说明，于此不再赘述。

通过上述静态随机存取存储单元MC的栅极布局，通道栅晶体管PG1、PG2的效能与下拉晶体管PD1、PD2的效能可分别控制。此外，上述静态随机存取存储单元MC的栅极布局可通过较简易的光学邻近修正与制作工艺来进行制作。

请同时参照图1A至图1C，位于凹入式栅极线110与栅极线112之间的条状掺杂区102与条状掺杂区104可通过连接构件130而电连接。连接构件130可为狭缝接触窗或导线与接触窗的组合。连接构件130的材料例如是钨、铜或铝。在此实施例中，连接构件130是以狭缝接触窗为例来进行说明。狭缝接触窗意指延伸于待电连接的两个以上构件上方且将其进行电连接的狭长接触窗结构。在其他实施例中，连接构件130也可为组合使用导线与接触窗的一般内连线结构。相较于组合使用导线与接触窗的一般内连线结构，当连接构件130采用狭缝接触窗的型态时，能有效地缩小狭缝接触窗在其短边方向的尺寸，而可进一步缩小静态随机存取存储单元MC的尺寸。

以下，以连接构件130为例来说明狭缝接触窗的态样。连接构件130可设置于介电层132中并延伸至条状掺杂区102与条状掺杂区104上方，且将位于隔离结构116两侧的条状掺杂区102与条状掺杂区104进行电连接。介电层132的材料例如是氧化硅。此外，在连接构件130与介电层132之间、连接构件130与条状掺杂区102之间以及连接构件130与条状掺杂区104之间更可设置阻障层134。阻障层134的材料例如是TiN。

另外，位于凹入式栅极线110与栅极线114之间的条状掺杂区106与条状掺杂区108可通过连接构件136而电连接。连接构件136可为狭缝接触窗或导线与接触窗的组合。连接构件136的材料例如是钨、铜或铝。在此实施例中，连接构件136是以狭缝接触窗为例来进行说明。在其他实施例中，连接构件136也可为组合使用导线与接触窗的一般内连线结构。相较于组合使用导线与接触窗的一般内连线结构，当连接构件136采用狭缝接触窗的型态时，能有效地缩小狭缝接触窗在其短边方向的尺寸，而可进一步缩小静态随机存取存储单元MC的尺寸。

栅极线112可电连接至连接构件136，且栅极线114可电连接至连接构件130。栅极线112例如是利用接触窗138与导线140而电连接至连接构件136，但本发明并不以此为限。栅极线114例如是利用接触窗142与导线144而电连接至连接构件130，但本发明并不以此为限。在图1A中为了简化说明，导线140、144以双箭头表示，但实际上导线140、144可分别为通过内连线制作工艺所制作的内连线构件。接触窗138、导线140、接触窗142与导线144的材料分别例如是钨、铜或铝。

在栅极线112与栅极线114远离凹入式栅极线110的一侧，条状掺杂区104与条状掺杂区106可通过连接构件146进行电连接。连接构件146可将上拉晶体管PU1、PU2的一个端子电连接至高参考电压，如Vdd。连接构件146可为狭缝接触窗、连接用掺杂区(请参照图2)或导线与接触窗的组合。连接构件146的材料例如是钨、铜或铝。在此实施例中，连接构件146是以狭缝接触窗为例来进行说明。在其他实施例中，连接构件146也可为连接用掺杂区或组合使用导线与接触窗的一般内连线结构。相较于组合使用导线与接触窗的一般内连线结构，当连接构件146采用狭缝接触窗的型态时，能有效地缩小狭缝接触窗在其短边方向的尺寸，而可进一步缩小静态随机存取存储单元MC的尺寸。

在栅极线112与栅极线114远离凹入式栅极线110的一侧，位于相邻两个静态随机存取存储单元MC之间的条状掺杂区102与条状掺杂区108可通过连接构件148进行电连接。连接构件148可将下拉晶体管PD1、PD2的一个端子电连接至低参考电压，如Vss或接地。连接构件148可为狭缝接触窗、连接用掺杂区(请参照图2)或导线与接触窗的组合。连接构件148的材料例如是钨、铜或铝。在此实施例中，连接构件148是以狭缝接触窗为例来进行说明。在其他实施例中，连接构件148也可为连接用掺杂区或组合使用导线与接触窗的一般内连线结构。相较于组合使用导线与接触窗的一般内连线结构，当连接构件148采用狭缝接触窗的型态时，能有效地缩小狭缝接触窗在其短边方向的尺寸，而可进一步缩小静态随机存取存储单元MC的尺寸。

请参照图1A，静态随机存取存储单元MC还包括接触窗150、152。接触窗150、152分别连接于位于凹入式栅极线110远离栅极线112与栅极线114的一侧的条状掺杂区102与条状掺杂区108。接触窗150可将通道栅晶体管PG1的一个端子电连接至位线。接触窗152可将通道栅晶体管PG2的一个端子电连接至另一位线。接触窗150、152的材料例如是钨、铜或铝等金属。

基于上述实施例可知，由于采用凹入式栅极线110来作为通道栅晶体管PG1、PG2的栅极，所以可有效地缩小通道栅晶体管PG1、PG2的栅极尺寸，且可大幅地缩小凹入式栅极线110与其相邻的内连线构件(连接构件130、136及接触窗150、152)之间的距离，因此可有效地缩小静态随机存取存储单元MC的尺寸，进而提高存储器元件的集成度。另外，通过上述静态随机存取存储单元MC的栅极布局，通道栅晶体管PG1、PG2的效能与下拉晶体管PD1、PD2的效能可分别控制。此外，上述静态随机存取存储单元MC的栅极布局可通过较简易的光学邻近修正与制作工艺来进行制作。

图2为本发明第二实施例的静态随机存取存储器的上视图。在图2中，省略了介电层与间隙壁的绘示，以更明确地进行说明。

请同时参照图1A与图2，图2的静态随机存取存储器20与图1的静态随机存取存储器10的差异如下。在图2的静态随机存取存储器20中，连接构件146a、148a分别为连接用掺杂区。连接构件146a与条状掺杂区104、106可具有相同的第二导电型，而可通过同一道离子注入制作工艺而同时形成。连接构件148a与条状掺杂区102、108可具有相同的第一导电型，而可通过同一道离子注入制作工艺而同时形成。连接构件146a可通过接触窗146b电连接至高参考电压(Vdd)。连接构件148a可通过接触窗148b电连接至低参考电压(Vss或接地)。此外，图2与图1中相同的构件使用相同的符号表示，于此省略其说明。

相较于图1的第一实施例，由于图2的第二实施例采用连接用掺杂区作为连接构件146a、148a，因此可更进一步地缩小静态随机存取存储单元MC的尺寸。

图3为本发明第三实施例的静态随机存取存储器的上视图。在图3中，省略了介电层与间隙壁的绘示，以更明确地进行说明。

请同时参照图1A与图3，图3的静态随机存取存储器30与图1的静态随机存取存储器10的差异如下。在图3的静态随机存取存储器30中，栅极线112a、114a分别为凹入式导线。此外，图3与图1中相同的构件使用相同的符号表示，于此省略其说明。

相较于图1的第一实施例，由于图3的第三实施例采用凹入式导线作为栅极线112a、114a，因此可更进一步地缩小静态随机存取存储单元MC的尺寸。

综上所述，在上述实施例的静态随机存取存储器中，由于采用凹入式栅极线来作为通道栅晶体管的栅极，所以可有效地缩小静态随机存取存储单元的尺寸，进而提高存储器元件的集成度。此外，通过上述静态随机存取存储单元的栅极布局可分别控制通道栅晶体管的效能与下拉晶体管的效能，且可通过较简易的光学邻近修正与制作工艺来进行制作。

虽然结合以上实施例公开了本发明，然而其并非用以限定本发明，任何所属技术领域中具有通常知识者，在不脱离本发明的精神和范围内，可作些许的更动与润饰，故本发明的保护范围应当以附上的权利要求所界定的为准。