具有减少的传导路径区域的电阻式存储器单元的制作方法

本发明涉及具有用于形成传导路径(例如传导纤丝或空位链)的减少区域的电阻式存储器单元，例如导电桥接随机存取存储器(CBRAM)或电阻式随机存取存储器(ReRAM)单元。

背景技术：

电阻式存储器单元(例如导电桥接存储器(CBRAM)及电阻式RAM(ReRAM)单元)是提供优于常规快闪存储器单元的尺度及成本的新型非易失性存储器单元。CBRAM是基于固体电解质内的离子的物理再定位。CBRAM存储器单元可由两个固体金属电极制成，一个固体金属电极相对较惰性(例如钨)，另一固体金属电极具电化学活性(例如银或铜)，其中所述电解质的薄膜介于所述两个固体金属电极之间。CBRAM单元的基本理念是通过横跨通常不具传导性的膜施加偏置电压而建立由横跨所述非传导膜的单个或极少纳米级离子形成的可编程传导纤丝。所述非传导膜是指所述电解质，因为其通过氧化/还原过程而建立所述纤丝，非常类似于电池。在ReRAM单元中，通过在绝缘体中建立空位链而进行传导。建立所述纤丝/空位链建立接通状态(所述电极之间的高传导)，同时通过施加与焦耳加热电流相同的极性或以较小电流施加相反极性而溶解所述纤丝/空位链以使所述电解质/绝缘体恢复为其非传导切断状态。

已证实，各种材料可用于电阻式存储器单元中的电解质及电极两者。一个实例是基于Cu/SiOx的单元，其中Cu是活性金属源电极且SiOx是电解质。

电阻式存储器单元面临的常见问题是接通状态保持，即，使传导路径(纤丝或空位链)尤其在存储器部件通常可承受的高温(85℃/125℃)下保持稳定的能力。

图1展示具有布置于底部电极12(例如钨)上的顶部电极10(例如铜)的常规CBRAM单元1A，其中电解质或中间电极14(例如SiO₂)布置于顶部电极与底部电极之间。当将偏置电压施加于单元1A时，传导纤丝18通过电解质14而从底部电极12伸长到顶部电极10。此结构具有各种潜在限制或缺点。例如，用于纤丝形成的有效横截面区域(其在本文中是指有效纤丝形成区域(指示为A_FF)，或替代地是指“局限区”)相对较大且不受限以使纤 丝形成区域易受非本征缺陷影响。此外，多纤丝根部形成很可能归因于可导致较弱(不稳健)纤丝的相对较大区域。一般来说，有效纤丝形成区域A_FF的直径或宽度(由“x”指示)与从底部电极12到顶部电极10的纤丝伸长距离(在此情况中为电解质14的厚度，由“y”指示)之间的比率越大，多根部纤丝形成的概率就越大。此外，大电解质容积包围纤丝，其提供纤丝的扩散路径且因此可提供较差保持性。因此，限制其中形成传导路径的电解质材料的容积可提供归因于空间局限的更稳健纤丝。可通过减少底部电极12与电解质14之间的接触区域而限制其中形成传导路径的电解质材料的容积。

如本文中所使用，“传导路径”是指传导纤丝(例如，在CBRAM单元中)、空位链(例如，在基于氧空位的ReRAM单元中)或任何其它类型的传导路径(其用于连接非易失性存储器单元的底部电极及顶部电极(通常通过布置于底部电极与顶部电极之间的电解质层或区域))。如本文中所使用，“电解质层”或“电解质区域”是指传导路径通过其而伸长的底部电极与顶部电极之间的电解质/绝缘体/存储器层或区域。

图2展示CBRAM单元形成的某些原理。传导路径18可横向地形成及生长，或分支成多个平行路径。此外，传导路径的位置可随着每一编程/擦除循环而改变。这可促成边际切换性能、可变性、高温保持问题及/或切换持久性。图中已展示限制切换容积有益于操作。这些原理适用于ReRAM单元及CBRAM单元。采用这些技术的关键障碍是切换一致性。

图3A及3B展示CBRAM单元(例如，其具有1个晶体管1个电阻式存储器元件(1T1R)架构)的实例已知底部电极配置1B的示意图及电子显微镜图像。在此实例中，底部电极12是圆柱形通孔，例如具有Ti/TiN衬里的钨填充通孔。底部电极12可提供(例如)约30,000平方纳米的相对较大有效纤丝形成区域A_FF或局限区，其可导致上文所讨论的一或多个问题或缺点。

技术实现要素：

一些实施例提供电阻式存储器单元(例如CBRAM或ReRAM单元)，其比已知单元更精确地聚焦电场，这可提供更一致纤丝形成，从而改善编程电压的一致性及单元可预测性。例如，一些实施例提供用于实现从单元的底部电极发出的高度聚焦电场的技术。在一些实施例中，可相比于已知电阻式存储器单元而减少底部电极的有效横截面区域或“局限区”。例如，可将局限区域减少到小于1,000平方纳米、小于100平方纳米、小于10平方纳米或甚至小于1平方纳米。

根据一个实施例，一种形成电阻式存储器单元(例如CBRAM或ReRAM)的方法可包含：形成底部电极层；氧化所述底部电极层的暴露区域以形成氧化区域；移除接近于所述氧化区域的所述底部电极层的区域，由此形成具有相邻于所述氧化区域的尖端区域的底部电极；及使电解质区域及顶部电极形成于所述底部电极及所述氧化区域的至少一部分上，使得所述电解质区域布置于所述底部电极的所述尖端区域与所述顶部电极之间，且当将电压偏置施加于所述存储器单元时，所述电解质区域提供用于从所述底部电极的所述尖端区域到所述顶部电极的传导纤丝或空位链形成的路径。

根据另一实施例，一种形成单元(例如CBRAM或ReRAM单元)阵列的方法可包含：使底部电极层形成于衬底上；氧化所述底部电极层的多个暴露区域以形成彼此间隔开的多个氧化区域；移除相邻氧化区域之间的所述底部电极层的区域，由此形成多个底部电极，每一底部电极具有所述底部电极的上侧处的相应氧化区域及相邻于所述相应氧化区域的至少一个尖端区域；使电解质层及顶部电极层形成于所述多个底部电极及所述相应氧化区域上；及移除所述电解质层及顶部电极层的部分以使电解质区域及顶部电极形成于每一底部电极及相应氧化区域上，由此形成单元阵列，每一单元包含相应底部电极、相应氧化区域、相应电解质区域及相应顶部电极；其中对于每一单元，所述相应电解质区域布置于所述相应底部电极的所述尖端区域与所述相应顶部电极之间，由此提供用于形成从所述相应底部电极的所述尖端区域通过所述相应电解质区域而到所述相应顶部电极的至少一个传导纤丝或空位链的路径。

附图说明

下文参考图式来讨论实例实施例，其中：

图1展示实例常规CBRAM单元；

图2展示CBRAM单元形成的某些原理；

图3A及3B展示实例已知CBRAM单元配置的示意图及电子显微镜图像；

图4A到4K说明根据本发明的一个实施例的用于形成电阻式存储器单元(例如CBRAM或ReRAM单元)的阵列的实例方法；

图5A说明根据一个实施例的第一实例顶部电极接触配置；及

图5B说明根据另一实施例的第二实例顶部电极接触配置。

具体实施方式

图4A到4K说明根据一个实施例的用于形成电阻式存储器单元阵列(例如导电桥接存储器(CBRAM)及电阻式RAM(ReRAM)单元阵列)的实例方法。如图4A中所展示，使用任何适合技术来形成电介质衬底100(例如SiO₂)。接着，如图4B中所展示，底部电极层102及硬掩模层104沉积或形成于电介质衬底100上。底部电极层102可包括任何适合传导材料(例如多晶硅、掺杂多晶硅、非晶硅、掺杂非晶硅或任何其它适合材料)，且可以任何适合方式沉积或形成底部电极层102。硬掩模层104可由任何适合材料(例如氮化硅)形成，且可以此项技术中已知的任何适合方式沉积或形成硬掩模层104。

接着，如图4C中所展示，使用任何适合光刻技术，(例如)通过使光致抗蚀剂层106形成及图案化于硬掩模层104上而图案化硬掩模层104。如所展示，通过经图案化光致抗蚀剂层106而暴露硬掩模层104的某些区域。接着，如图4D中所展示，执行蚀刻工艺以移除光致抗蚀剂层106及对应于图4C中所展示的暴露区域的硬掩模层104的部分，由此形成具有开口105的阵列的经图案化硬掩模104A。

图4C及4D的图案化工艺及蚀刻工艺可经选择以使得开口105具有任何所要大小及形状。例如，开口105可具有圆形或椭圆形横截面(在平行于底部电极层102的平面中)，因此提供圆柱形或长圆柱形开口105。作为另一实例，开口105可具有矩形或另外细长横截面(在平行于底部电极层102的平面中)，由此提供细长沟槽式开口105。开口105可具有任何其它适合形状及大小。

接着，如图4E中所展示，执行氧化工艺以氧化通过经图案化硬掩模104A中的开口105而暴露的底部电极层102的区域，由此形成许多间隔开的氧化区域110。在一些实施例中，每一氧化区域110可具有垂直于底部电极层102而延伸的大体上椭圆形、圆形、曲形或另外非正交形横截面(即，图4E中所展示的横截面)。

接着，如图4F中所展示，移除硬掩模104A且蚀刻剩余底部电极层102及氧化区域110以形成间隔开的底部电极102A及对应氧化区域110的阵列。替代地，可在底部电极102A的蚀刻期间移除硬掩模104A。可以任何适合方式(例如，通过将图案化掩模或光致抗蚀剂层施加于堆叠上方且在所述堆叠上方利用所述图案化掩模或光致抗蚀剂层，或通过使用氧化区域110本身作为掩模(例如，使用对非氧化底部电极材料具选择性的蚀刻))蚀刻底部电极层102及氧化区域110。蚀刻可或可不经图案化以遵循由开口105界定的图案(且因此跟随氧化区域110的图案)。因此，底部电极102A可具有可与或可不与蚀刻工艺之前的开口105及氧化区域110的形状及大小对应的任何形状及大小。例如，底部电极102A可具有：圆柱形或细长圆柱形形状，其具有圆形或椭圆形周边；或矩形棱柱形状，其具有细长矩形外周边。

另外，可相对于每一氧化区域110的横向或外周边边沿或范围而选择蚀刻的横向边沿。例如，参考图4E，蚀刻的横向边沿可与每一氧化区域110的外周边边沿对准，如由虚线E₁所指示。替代地，蚀刻的横向边沿可在每一氧化区域110的外周边边沿外对准，如由虚线E₂所指示，使得蚀刻后底部电极102A具有氧化区域110的外周边边沿外的横向区域。替代地，蚀刻的横向边沿可在每一氧化区域110的外周边边沿内对准，如由虚线E₃所指示，使得蚀刻延伸以移除氧化区域110的外部分。

返回到4F，每一底部电极102A具有相邻于相应氧化区域的尖端区域114。可至少部分由氧化区域110界定尖端区域114的形状。例如，当氧化区域110的垂直横截面呈椭圆形或以其它方式朝向衬底100向下弯曲时，朝向氧化区域110的横向周边的弯曲区域有助于界定底部电极102A的尖端区域114的形状。因此，在垂直平面中，尖端区域114可界定小于90度的角度α，如图4F中所展示。

尖端区域114可围绕底部电极102A的横向周边(例如圆形、椭圆形或矩形周边)部分或完全延伸。在一些实施例中，底部电极102A的横向周边界定多个侧(例如，矩形周边界定四个侧)，且尖端区域114沿周边的一侧、两侧、三侧或三侧以上延伸。

接着，如图4G中所展示，电解质层120及顶部电极层122形成于底部电极阵列102A及对应氧化区域110上。电解质层120可包括任何适合电介质型或忆阻型材料，例如SiO_x(例如SiO₂)、GeS、CuS、TaO_x、TiO₂、Ge₂Sb₂Te₅、GdO、HfO、CuO、Al₂O₃或任何其它适合材料。顶部电极层122可包括任何适合传导材料(例如Ag、Al、Cu、Ta、TaN、Ti、TiN、W或任何其它适合材料)，且可以任何适合方式沉积或形成顶部电极层122。

接着，如图4H中所展示，使用任何适合光刻技术，(例如)通过使光掩模130形成及图案化于顶部电极层122上而图案化堆叠。如图中所展示，通过图案化光掩模130而暴露顶部电极层122的某些区域。在所说明的实施例中，经图案化光致抗蚀剂层130只覆盖每一下伏底部电极102A/氧化区域110的部分。

接着，如图4I中所展示，执行蚀刻工艺以移除顶部电极层122及电解质层120的暴露部分。在一些实施例中，蚀刻可对氧化区域110具选择性，使得氧化区域110及下伏底部电极102A不被移除，同时暴露氧化区域110及底部电极102A的表面。如所展示，顶部电极层122及电解质层120的剩余部分界定用于每一底部电极102A/氧化区域110结构的相应顶部电极122A及电解质区域120A。

接着，如图4J中所展示，可移除光掩模130的任何剩余部分以留下电阻式存储器单元140的阵列138。每一单元140包含：底部电极102A，其在上表面处具有氧化区域110；顶部电极122A；及电解质区域120A，其布置于底部电极102A与顶部电极122A之间。图 4K中展示一个单元140的特写。如所展示，电解质区域120A布置于底部电极102A的尖端区域114与顶部电极122A之间，其提供用于形成从底部电极102A的尖端区域114通过电解质区域120A而到顶部电极122A的传导纤丝或空位链的传导路径，所述传导路径由所说明的虚线箭头CP指示。

包含尖端区域114的单元140的结构可提供相对较小或受限的有效纤丝形成区域A_FF、或局限区。例如，大体上垂直于纤丝伸长方向的平面中所测量的有效纤丝形成区域A_FF可小于1,000平方纳米。在一些实施例中，有效纤丝形成区域A_FF小于100平方纳米。在特定实施例中，有效纤丝形成区域A_FF小于10平方纳米或甚至小于1平方纳米。此减少的局限区可对电阻式存储器单元(例如CBRAM或ReRAM单元)提供比具有较大局限区的单元更可预测且更可靠的纤丝形成。这可提供下列益处中的一或多者：较低擦除电流、低电阻状态(LRS)的较窄分布、较高接通/切断比率(HRS/LRS)、及改善失效率。

可使用任何适合接触方案来使顶部电极122A连接于任何适合电路中或连接到任何适合电路。例如，图5A及5B说明用于接触顶部电极122A的两个实例方案。首先，如图5A中所展示，顶部接触件150可经形成使得其接触相应底部电极102A/氧化区域110上方的每一顶部电极122A的上部分。其次，如图5B中所展示，顶部接触件150可经形成使得其在相应底部电极102A/氧化区域110的横向位置处接触每一顶部电极122A的下部分。可以任何其它适合方式相对于顶部电极122A及其它单元组件而布置顶部接触件150。

另外，应了解，可以任何适合或常规方式接触每一底部电极102A(例如，用于连接到字线或位线)。例如，可通过下拉从存储器膜凹入或偏移的接触件而从上方接触每一底部电极102A。作为另一实例，可通过将底部电极层102直接沉积于硅化活性硅区域且接着在位线的端处接触所述活性区域而从下方接触每一底部电极102A。

虽然本发明中已详细地描述所揭示的实施例，但是应了解，可在不背离本发明的精神及范围的情况下对所述实施例作出各种改变、替代及更改。