半导体装置、模块及电子设备的制作方法
本发明例如涉及晶体管、半导体装置及它们的制造方法。另外，本发明例如涉及显示装置、发光装置、照明装置、蓄电装置、存储装置、处理器、电子设备。另外，本发明涉及显示装置、液晶显示装置、发光装置、存储装置、电子设备的制造方法。此外，本发明涉及半导体装置、显示装置、液晶显示装置、发光装置、存储装置、电子设备的驱动方法。
注意，本发明的一个方式不局限于上述技术领域。本说明书等所公开的发明的一个方式的技术领域涉及物体、方法或制造方法。此外，本发明的一个方式涉及工序(process)、机器(machine)、产品(manufacture)或组合物(composition of matter)。
注意，本说明书等中的半导体装置是指能够通过利用半导体特性而工作的所有装置。显示装置、发光装置、照明装置、电光装置、半导体电路以及电子设备有时包括半导体装置。
背景技术：
使用具有绝缘表面的衬底上的半导体形成晶体管的技术受到关注。该晶体管被广泛地应用于如集成电路或显示装置等的半导体装置。作为可以应用于晶体管的半导体，已知的是硅。
作为用于晶体管的半导体的硅，根据用途适当地使用非晶硅或多晶硅。例如，当应用于构成大型显示装置的晶体管时，优选使用已确立了大面积衬底上的成膜技术的非晶硅。另一方面，当应用于构成在同一衬底上形成有驱动电路及像素电路的高功能的显示装置的晶体管时，优选使用可以制造具有高场效应迁移率的晶体管的多晶硅。作为多晶硅的形成方法，已知通过对非晶硅进行高温的热处理或激光处理来形成的方法。
近年来，公开了使用非晶氧化物半导体的晶体管及使用包含微晶的非晶氧化物半导体的晶体管(参照专利文献1)。氧化物半导体可以利用溅射法等形成，所以可以用于构成大型显示装置的晶体管的半导体。另外，使用氧化物半导体的晶体管具有高场效应迁移率，所以可以实现在同一衬底上形成有驱动电路及像素电路的高功能的显示装置。此外，因为可以改良使用非晶硅的晶体管的生产设备的一部分而利用，所以还具有可以抑制设备投资的优点。
此外，2014年，报告了具有比使用非晶In-Ga-Zn氧化物的晶体管更高的电特性及可靠性的使用结晶In-Ga-Zn氧化物的晶体管(参照非专利文献1)。其中报告了在具有CAAC-OS(C-AxisAligned Crystalline Oxide Semiconductor：c轴取向结晶氧化物半导体)的In-Ga-Zn氧化物中观察不到明确的晶界。
已知使用氧化物半导体的晶体管的非导通状态下的泄漏电流极低。例如，已公开了应用使用氧化物半导体的晶体管的泄漏电流低的特性的低功耗的CPU等(参照专利文献2)。此外，还公开了通过使用由氧化物半导体构成的活性层构成阱型势(well potential)来得到具有高场效应迁移率的晶体管(参照专利文献3)。
[专利文献1]日本专利申请公开第2006-165528号公报
[专利文献2]日本专利申请公开第2012-257187号公报
[专利文献3]日本专利申请公开第2012-59860号公报
[非专利文献1]S.Yamazaki，H.Suzawa，K.Inoue，K.Kato，T.Hirohashi，K.Okazaki，and N.Kimizuka：Japanese Journal of Applied.Physics 2014vol.53 04ED18
技术实现要素：
本发明的一个方式的目的之一是提供电特性良好的半导体装置。另外，本发明的一个方式的目的之一是提供电特性稳定的半导体装置。另外，本发明的一个方式的目的之一是提供电特性的偏差小的半导体装置。另外，本发明的一个方式的目的之一是提供集成度高的半导体装置。另外，本发明的一个方式的目的之一是提供包括该半导体装置的模块。另外，本发明的一个方式的目的之一是提供包括该半导体装置或该模块的电子设备。
本发明的一个方式的目的之一是提供新颖的半导体装置。另外，本发明的一个方式的目的之一是提供新颖的模块。另外，本发明的一个方式的目的之一是提供新颖的电子设备。
注意，这些目的的记载并不妨碍其他目的的存在。本发明的一个方式并不需要实现所有上述目的。另外，可以从说明书、附图、权利要求书等的记载得知并抽出上述以外的目的。
(1)
本发明的一个方式是半导体装置，该半导体装置包括：第一绝缘体；第二绝缘体；第一氧化物半导体；第二氧化物半导体；第一导电体；以及第二导电体，其中，第一氧化物半导体位于第一绝缘体上，第二氧化物半导体位于第一氧化物半导体上，第一导电体包括与第二氧化物半导体的顶面接触的区域，第二绝缘体包括与第二氧化物半导体的顶面接触的区域，第二导电体隔着第二绝缘体位于第二氧化物半导体上，第二氧化物半导体包括第一层及第二层，第一层包括与第一氧化物半导体接触的区域，第二层包括与第二绝缘体接触的区域，并且，第一层的氧缺陷的比率低于第二层。
(2)
本发明的一个方式是(1)所述的半导体装置，其中第三氧化物半导体位于第二氧化物半导体与第二绝缘体之间。
(3)
本发明的一个方式是(1)或(2)所述的半导体装置，其中第二层包括与第二绝缘体接触的第一区域以及与第一导电体接触的第二区域，并且第一区域的厚度比第二区域的厚度小。
(4)
本发明的一个方式是(1)至(3)中任一项所述的半导体装置，其中第一区域的厚度为1nm以上且10nm以下。
(5)
本发明的一个方式是(1)至(4)中任一项所述的半导体装置，其中第二区域包括电阻率比第一区域低的区域。
(6)
本发明的一个方式是(1)至(5)中任一项所述的半导体装置，其中第三绝缘体位于第一导电体与第二绝缘体之间。
(7)
本发明的一个方式是(1)至(6)中任一项所述的半导体装置，其中第二氧化物半导体为包含铟、元素M(元素M为铝、镓、钇或者锡)以及锌的氧化物。
(8)
本发明的一个方式是模块，该模块包括(1)至(7)中任一项所述的半导体装置以及印刷电路板。
(9)
本发明的一个方式是电子设备，该电子设备包括：(1)至(7)中任一项所述的半导体装置或者(8)所述的模块；以及扬声器、操作键和电池中的至少一个。
虽然在此例示出氧化物半导体，但是本发明的一个方式不局限于使用氧化物半导体的半导体装置等。例如，有时也可以使用硅(包括应变硅(strained silicon))、锗、硅锗、碳化硅、砷化镓、砷化铝镓、磷化铟、氮化镓或者有机半导体等。
本发明的一个方式能够提供电特性良好的半导体装置。另外，能够提供电特性稳定的半导体装置。另外，能够提供电特性的偏差小的半导体装置。另外，能够提供集成度高的半导体装置。另外，能够提供包括该半导体装置的模块。另外，能够提供包括该半导体装置或该模块的电子设备。
本发明的一个方式能够提供新颖的半导体装置。另外，能够提供新颖的模块。另外，能够提供新颖的电子设备。
注意，这些效果的记载并不妨碍其他效果的存在。此外，本发明的一个方式并不需要具有所有上述效果。另外，可以从说明书、附图、权利要求书等的记载得知并抽出上述以外的效果。
附图说明
图1A至图1C是本发明的一个方式的晶体管的俯视图、截面图及能带图；
图2A和图2B是本发明的一个方式的氧化物半导体的截面图；
图3A至图3C是本发明的一个方式的晶体管的截面图；
图4A和图4B是本发明的一个方式的晶体管的俯视图及截面图；
图5A至图5C是本发明的一个方式的晶体管的截面图；
图6A至图6C是本发明的一个方式的晶体管的截面图；
图7A至图7C是本发明的一个方式的晶体管的截面图；
图8A和图8B是本发明的一个方式的半导体装置的电路图；
图9是本发明的一个方式的半导体装置的截面图；
图10是本发明的一个方式的半导体装置的截面图；
图11是本发明的一个方式的半导体装置的截面图；
图12A和图12B是本发明的一个方式的存储装置的电路图；
图13是本发明的一个方式的半导体装置的截面图；
图14是本发明的一个方式的半导体装置的截面图；
图15是本发明的一个方式的半导体装置的截面图；
图16是本发明的一个方式的CPU的框图；
图17是本发明的一个方式的存储元件的电路图；
图18A至图18C是本发明的一个方式的显示装置的电路图；
图19A至图19F示出本发明的一个方式的电子设备；
图20A和图20B是本发明的一个方式的晶体管的截面图及能带图；
图21A至图21D是CAAC-OS的截面的Cs校正高分辨率TEM图像以及CAAC-OS的截面示意图；
图22A至图22D是CAAC-OS的平面的Cs校正高分辨率TEM图像；
图23A至图23C示出通过XRD得到的CAAC-OS以及单晶氧化物半导体的结构分析；
图24A和图24B示出CAAC-OS的电子衍射图案；
图25示出电子照射所引起的In-Ga-Zn氧化物的结晶部的变化。
具体实施方式
将参照附图对本发明的实施方式进行详细的说明。注意，本发明不局限于以下说明，所属技术领域的普通技术人员可以很容易地理解一个事实就是其方式和详细内容可以被变换为各种形式。此外，本发明不应该被解释为仅限定在以下所示的实施方式及实施例所记载的内容中。注意，当利用附图说明发明结构时，表示相同对象的附图标记在不同的附图中共同使用。另外，有时使用相同的阴影图案表示相同的部分，而不特别附加附图标记。
注意，在附图中，为了明确起见，有时夸大表示大小、膜(层)的厚度或区域。
另外，在本说明书中，可以调换“膜”和“层”。
另外，在两个侧面之间为曲面的情况下，将该部分称为“角部”。在两个侧面之间为曲面的情况下，也可以将该两个侧面记为一个曲面。
另外，电压大多指某个电位与标准电位(例如，接地电位(GND)或源电位)之间的电位差。由此，可以将电压换称为电位。
另外，为方便起见，附加了第一、第二等序数词，而其并不表示工序顺序或叠层顺序。因此，例如可以将“第一”适当地替换为“第二”或“第三”等来进行说明。此外，本说明书等中所记载的序数词与用于指定本发明的一个方式的序数词有时不一致。
注意，例如当导电性充分低时，有时即使表示为“半导体”也具有“绝缘体”的特性。此外，“半导体”和“绝缘体”的界限模糊，因此有时不能精确地区别。由此，有时可以将本说明书所记载的“半导体”换称为“绝缘体”。同样地，有时可以将本说明书所记载的“绝缘体”换称为“半导体”。
另外，例如当导电性充分高时，有时即使表示为“半导体”也具有“导电体”的特性。此外，“半导体”和“导电体”的界限模糊，因此有时不能精确地区别。由此，有时可以将本说明书所记载的“半导体”换称为“导电体”。同样地，有时可以将本说明书所记载的“导电体”换称为“半导体”。
注意，半导体的杂质例如是指半导体的主要成分之外的元素。例如，浓度为低于0.1atomic％的元素是杂质。有时由于包含杂质而例如导致在半导体中形成DOS(Density of State：态密度)，载流子迁移率降低或结晶性降低等。在半导体是氧化物半导体时，作为改变半导体特性的杂质，例如有第1族元素、第2族元素、第14族元素、第15族元素或主要成分之外的过渡金属等，尤其是，例如有氢(包含在水中)、锂、钠、硅、硼、磷、碳、氮等。在氧化物半导体中，有时例如由于氢等杂质的混入导致氧缺陷的产生。此外，在半导体是硅时，作为改变半导体特性的杂质，例如有氧、除氢之外的第1族元素、第2族元素、第13族元素、第15族元素等。
另外，在本说明书中，在记载为“A具有浓度B的区域”时，例如包括：A的某区域整体在深度方向上的浓度为B的情况；A的某区域在深度方向上的浓度的平均值为B的情况；A的某区域在深度方向上的浓度的中值为B的情况；A的某区域在深度方向上的浓度的最大值为B的情况；A的某区域在深度方向上的浓度的最小值为B的情况；A的某区域在深度方向上的浓度的收敛值为B的情况；以及A中的在测量上能够得到概值的区域的浓度为B的情况等。
此外，在本说明书中，在记载为“A具有大小B、长度B、厚度B、宽度B或距离B的区域”时，例如包括：A的某区域整体的大小、长度、厚度、宽度或距离为B的情况；A的某区域的大小、长度、厚度、宽度或距离的平均值为B的情况；A的某区域的大小、长度、厚度、宽度或距离的中值为B的情况；A的某区域的大小、长度、厚度、宽度或距离的最大值为B的情况；A的某区域的大小、长度、厚度、宽度或距离的最小值为B的情况；A的某区域的大小、长度、厚度、宽度或距离的收敛值为B的情况；以及A中的在测量上能够得到概值的区域的大小、长度、厚度、宽度或距离为B的情况等。
注意，沟道长度例如是指晶体管的俯视图中的半导体(或在晶体管处于导通状态时，在半导体中电流流过的部分)和栅电极互相重叠的区域或者形成沟道的区域中的源极(源区域或源电极)和漏极(漏区域或漏电极)之间的距离。另外，在一个晶体管中，沟道长度在所有区域中不一定为相同。也就是说，一个晶体管的沟道长度有时不局限于一个值。因此，在本说明书中，沟道长度是形成沟道的区域中的任一个值、最大值、最小值或平均值。
沟道宽度例如是指半导体(或在晶体管处于导通状态时，在半导体中电流流过的部分)和栅电极互相重叠的区域或者形成沟道的区域中的源极与漏极相对的部分的长度。另外，在一个晶体管中，沟道宽度在所有区域中不一定为相同。也就是说，一个晶体管的沟道宽度有时不局限于一个值。因此，在本说明书中，沟道宽度是形成沟道的区域中的任一个值、最大值、最小值或平均值。
另外，根据晶体管的结构，有时形成沟道的区域中的实际上的沟道宽度(下面称为有效沟道宽度)和晶体管的俯视图所示的沟道宽度(下面称为外观上的沟道宽度)不同。例如，在具有立体结构的晶体管中，有时因为有效沟道宽度大于晶体管的俯视图所示的外观上的沟道宽度，所以不能忽略其影响。例如，在具有立体结构的微型晶体管中，有时形成在半导体的侧面的沟道区域的比率大于形成在半导体的顶面的沟道区域的比率。在此情况下，形成沟道的实际上的有效沟道宽度大于俯视图所示的外观上的沟道宽度。
在具有立体结构的晶体管中，有时难以通过实测估计有效沟道宽度。例如，为了根据设计值估计有效沟道宽度，需要预先知道半导体的形状的假定。因此，当半导体的形状不清楚时，难以正确地测量有效沟道宽度。
因此，在本说明书中，有时将在晶体管的俯视图中半导体和栅电极互相重叠的区域中的源极与漏极相对的部分的长度，即外观上的沟道宽度称为“围绕沟道宽度(SCW：Surrounded Channel Width)”。此外，在本说明书中，在简单地描述为“沟道宽度”时，有时是指围绕沟道宽度或外观上的沟道宽度。或者，在本说明书中，在简单地描述为“沟道宽度”时，有时是指有效沟道宽度。注意，通过对截面TEM图像等进行分析等，可以决定沟道长度、沟道宽度、有效沟道宽度、外观上的沟道宽度、围绕沟道宽度等的值。
另外，在通过计算求得晶体管的场效应迁移率或每个沟道宽度的电流值等时，有时使用围绕沟道宽度来计算。在此情况下，该值有时与使用有效沟道宽度计算的值不同。
在本说明书中，“A具有其端部比B的端部突出的形状”有时意味着在俯视图或截面图中A的至少一个端部位于B的至少一个端部的外侧。因此，可以将“A具有其端部比B的端部突出的形状”的记载解释为A的一个端部位于B的一个端部的外侧。
在本说明书中，“平行”是指两条直线形成的角度为-10°以上且10°以下的状态。因此，也包括该角度为-5°以上且5°以下的状态。另外，“大致平行”是指两条直线形成的角度为-30°以上且30°以下的状态。此外，“垂直”是指两条直线的角度为80°以上且100°以下的状态。因此，包括该角度为85°以上且95°以下的状态。另外，“大致垂直”是指两条直线形成的角度为60°以上且120°以下的状态。
在本说明书中，六方晶系包括三方晶系和菱方晶系。
<晶体管>
下面，对本发明的一个方式的晶体管进行说明。注意，可以适当地组合以下说明的不同附图所示的各晶体管结构。
<晶体管结构1>
图1A至图1C示出本发明的一个方式的晶体管。图1A为晶体管的俯视图。图1B为对应于图1A所示的点划线A1-A2及点划线A3-A4的晶体管的截面图。图1C为对应于图1B所示的点划线E1-E2的部分的能带图。
图1B所示的晶体管包括衬底400上的绝缘体402、绝缘体402上的半导体406a、半导体406a上的半导体406b、半导体406b上的导电体416a、半导体406b上的导电体416b、导电体416a上的绝缘体410a、导电体416b上的绝缘体410b、半导体406b上的半导体406c、半导体406c上的绝缘体412以及绝缘体412上的导电体404。也可以以覆盖晶体管的方式配置绝缘体408。有时可以不设置绝缘体402。有时可以不设置绝缘体410a。有时可以不设置绝缘体410b。有时可以不设置半导体406a。有时可以不设置半导体406c。
半导体406b具有用作晶体管的沟道形成区的区域。导电体416a及导电体416b具有用作晶体管的源电极或漏电极的区域。绝缘体412具有用作晶体管的栅极绝缘体的区域。导电体404具有用作晶体管的栅电极的区域。绝缘体408具有防止杂质混入晶体管的功能。
绝缘体402也可以在形成半导体406a等时其一部分被蚀刻。换而言之，绝缘体402的顶面也可以具有凹凸。例如，如图1B所示，绝缘体402也可以在与半导体406a接触的区域具有凸部，且在其他的区域具有凹部。
半导体406c具有与半导体406b的顶面接触的区域、与导电体416a的侧面接触的区域、与导电体416b的侧面接触的区域、与绝缘体410a的顶面及侧面接触的区域、与绝缘体410b的顶面及侧面接触的区域。
导电体416a的整个底面与半导体406b的顶面接触。换而言之，导电体416a不具有与半导体406b的顶面以外的面(侧面等)接触的区域。导电体416b的整个底面也与半导体406b的顶面接触。换而言之，导电体416b不具有与半导体406b的顶面以外的面(侧面等)接触的区域。因此，导电体416a及导电体416b与导电体404等之间的寄生电容小。另外，根据导电体416a及导电体416b的种类的不同，有时在与半导体406b接触的区域中半导体406b中的氧脱离。因此，作为导电体416a及导电体416b优选使用使半导体406b中的氧脱离的作用较小的导电体。例如，导电体416a及导电体416b可以使用含有氮的金属或者金属氮化物等。
导电体404具有与导电体416a重叠的区域以及与导电体416b重叠的区域。此时，通过在导电体404与导电体416a之间设置绝缘体410a等，并且，在导电体404与导电体416b之间设置绝缘体410b等，可以进一步降低寄生电容。
导电体404还具有面对半导体406b的侧面的区域。因此，晶体管具有由导电体404的电场电围绕半导体406b的结构。如此，将由导电体的电场电围绕半导体的晶体管结构称为surrounded channel(s-channel)结构。因此，有时在半导体406b整体(块内)形成沟道。s-channel结构可以使大电流流过晶体管的源极与漏极之间，由此可以提高导通时的电流(通态电流，on-state current)。由于s-channel结构还可以抑制穿通现象，因此可以使晶体管的饱和区中的电特性稳定。
当导电体416a及导电体416b不具有与半导体406b的侧面接触的区域时，导电体404的电场不容易被导电体416a及导电体416b阻挡，因此，更容易获得s-channel结构的效果。
<半导体>
接下来，说明可用于半导体406a、半导体406b及半导体406c等的半导体。
半导体406b例如是包含铟的氧化物半导体。例如，在半导体406b包含铟时，其载流子迁移率(电子迁移率)得到提高。此外，半导体406b优选包含元素M。元素M优选是铝、镓、钇或锡等。作为可用作元素M的其他元素，有硼、硅、钛、铁、镍、锗、钇、锆、钼、镧、铈、钕、铪、钽、钨等。注意，作为元素M有时也可以组合多个上述元素。元素M例如是与氧的键能高的元素。元素M是与氧的键能高于铟的元素。或者，元素M例如是具有增大氧化物半导体的能隙的功能的元素。此外，半导体406b优选包含锌。例如，当氧化物半导体包含锌时容易晶化。
注意，半导体406b不局限于包含铟的氧化物半导体。半导体406b例如也可以是锌锡氧化物或镓锡氧化物等不包含铟且包含锌、镓或锡的氧化物半导体等。
作为半导体406b使用能隙大的氧化物。半导体406b的能隙例如是2.5eV以上且4.2eV以下，优选为2.8eV以上且3.8eV以下，更优选为3eV以上且3.5eV以下。
例如，半导体406a及半导体406c是包含除了氧之外的一种以上或两种以上的构成半导体406b的元素的氧化物半导体。因为半导体406a及半导体406c包含除了氧之外的一种以上或两种以上的构成半导体406b的元素，所以不容易在半导体406a与半导体406b的界面以及半导体406b与半导体406c的界面处形成界面能级。
半导体406a、半导体406b及半导体406c优选至少包含铟。另外，在半导体406a是In-M-Zn氧化物的情况下，在In和M的总和为100atomic％时，优选的是：In为低于50atomic％，M为高于50atomic％，更优选的是：In为低于25atomic％，M为高于75atomic％。此外，在半导体406b是In-M-Zn氧化物的情况下，在In和M的总和为100atomic％时，优选的是：In为高于25atomic％，M为低于75atomic％，更优选的是：In为高于34atomic％，M为低于66atomic％。此外，在半导体406c是In-M-Zn氧化物的情况下，在In和M的总和为100atomic％时，优选的是：In为低于50atomic％，M为高于50atomic％，更优选的是：In为低于25atomic％，M为高于75atomic％。另外，半导体406c也可以使用与半导体406a相同的种类的氧化物。注意，半导体406a和/或半导体406c有时也可以不包含铟。例如，半导体406a和/或半导体406c也可以包含氧化镓。
作为半导体406b使用其电子亲和势大于半导体406a及半导体406c的氧化物。例如，作为半导体406b使用如下氧化物，该氧化物的电子亲和势比半导体406a及半导体406c大0.07eV以上且1.3eV以下，优选大0.1eV以上且0.7eV以下，更优选大0.15eV以上且0.4eV以下。注意，电子亲和势是真空能级和导带底之间的能量差。
注意，铟镓氧化物的电子亲和势小，其氧阻挡性高。因此，半导体406c优选包含铟镓氧化物。镓原子的比率[Ga/(In+Ga)]例如为70％以上，优选为80％以上，更优选为90％以上。
以下，对氧化物半导体的一种的In-M-Zn氧化物的组成进行说明。注意，元素M是铝、镓、钇或锡等。作为可用作元素M的其他元素，有硼、硅、钛、铁、镍、锗、钇、锆、钼、镧、铈、钕、铪、钽、钨等。另外，[In]示出In的原子浓度，[M]示出元素M的原子浓度，[Zn]示出Zn的原子浓度。
已知In-M-Zn氧化物的结晶具有同源结构(homologous structure)，由InMO3(ZnO)m(m为自然数)表示。此外，由于In与M可以互相调换，所以也可以以In1+αM1-αO3(ZnO)m表示In-M-Zn氧化物的结晶。这是由[In]：[M]：[Zn]＝1+α：1-α：1、[In]：[M]：[Zn]＝1+α：1-α：2、[In]：[M]：[Zn]＝1+α：1-α：3、[In]：[M]：[Zn]＝1+α：1-α：4及[In]：[M]：[Zn]＝1+α：1-α：5表示的组成。此外，该值表示在混合原料的氧化物并以1350℃进行焙烧时会成为固溶体的组成。
因此，通过接近于上述会成为固溶体的组成，可以得到结晶性高的CAAC-OS。
在形成CAAC-OS时，有时受到被成膜面的衬底表面的加热或空间加热等的影响而用作源的靶材等的组成与膜的组成不同。例如，由于氧化锌与氧化铟或氧化镓等相比容易升华，所以容易产生源与膜的组成的差异。因此，优选预先考虑组成的变化而选择源。此外，源与膜的组成的差异除了温度以外也受到压力或成膜气体等的影响。
以下，对典型的氧化物靶材的组成以及使用该氧化物靶材利用溅射法形成的氧化物的组成进行说明。例如，当使用In：Ga：Zn＝1：1：1[原子数比]的氧化物靶材进行成膜时，In-Ga-Zn氧化物的组成为In：Ga：Zn＝1：(0.8以上且1.1以下)：(0.5以上且0.9以下)[原子数比]。当使用In：Ga：Zn＝3：1：2[原子数比]的氧化物靶材进行成膜时，In-Ga-Zn氧化物的组成为In：Ga：Zn＝3：(0.8以上且1.1以下)：(1.0以上且1.8以下)[原子数比]。当使用In：Ga：Zn＝4：2：4.1[原子数比]的氧化物靶材进行成膜时，In-Ga-Zn氧化物的组成为In：Ga：Zn＝4：(2.6以上且3.2以下)：(2.2以上且3.4以下)[原子数比]。
注意，半导体406a优选包含过剩氧。包含过剩氧的半导体具有通过加热处理释放氧的功能。因此，半导体406a为氧能够移动的半导体。
包含过剩氧的半导体406a有时具有降低半导体406b中的氧缺陷的功能。氧缺陷在半导体406b中形成DOS而成为空穴陷阱等。另外，当氢进入氧缺陷部时，有时生成作为载流子的电子。因此，通过降低半导体406b中的氧缺陷，晶体管可以具有稳定的电特性。
图2A和图2B为示出半导体406a中的过剩氧(也记为exO)减少半导体406b中的氧缺陷(也记为VO)的情况的截面图。如图2A所示，半导体406a包含过剩氧。半导体406b包含氧缺陷。
当进行加热处理时，半导体406a中的过剩氧移动。移动的过剩氧的一部分在到达半导体406b中的氧缺陷时消失。如此，半导体406b中的氧缺陷从半导体406a一侧开始减少。因此，半导体406b分成氧缺陷比例低的层406b1和氧缺陷比例高的层406b2(参照图2B)。注意，半导体406b分成层406b1和层406b2的机理不局限于上述机理。例如，当对半导体406b的顶面进行某个处理来在半导体406b的顶面附近形成氧缺陷时，也成为同样的层结构。
当氧化物半导体包含氧缺陷时，有时氢进入氧缺陷部而形成施主能级。换而言之，层406b2的载流子密度有可能比层406b1高。因此，对应于图1B的点划线E1-E2的部分具有图1C所示的能带图。注意，在图1C中，将价带顶的能量表示为EV，将导带底的能量表示为EC，将费米能级表示为EF。
此时，若施加栅电压，沟道则形成在半导体406a、半导体406b和半导体406c当中的电子亲和势最大的半导体406b的层406b2中。
在此，层406b1和层406b2为在同一半导体406b内仅费米能级的相对位置不同的层。另外，它们之间的界线有可能不明确。因此，在层406b1与层406b2之间价带顶的能量及导带底的能量连续地变化。另外，有时在半导体406a与半导体406b之间具有半导体406a和半导体406b的混合区域。另外，有时在半导体406b与半导体406c之间具有半导体406b和半导体406c的混合区域。混合区域的界面态密度较低。因此，在半导体406a、半导体406b和半导体406c的叠层体的能带图中，各层之间的界面及界面附近的能量连续地变化(也称为连续接合)。
此时，电子不是在半导体406a及半导体406c中而主要在半导体406b的层406b2中移动。如上所述，通过降低半导体406a与半导体406b的界面处的界面态密度、半导体406b与半导体406c的界面处的界面态密度，在半导体406b中妨碍电子移动的情况减少，从而可以提高晶体管的通态电流。
越减少妨碍电子移动的原因，越能够提高晶体管的通态电流。例如，在没有妨碍电子移动的原因的情况下，估计为电子高效率地移动。例如，在沟道形成区中的物理性凹凸较大的情况下会发生电子移动的妨碍。
为了提高晶体管的通态电流，例如，半导体406b的顶面或底面(被形成面，在此为半导体406a)的1μm×1μm的范围内的均方根(RMS：Root-Mean-Square)粗糙度为低于1nm，优选为低于0.6nm，更优选为低于0.5nm，进一步优选为低于0.4nm，即可。另外，其1μm×1μm的范围内的平均表面粗糙度(也称为Ra)为低于1nm，优选为低于0.6nm，更优选为低于0.5nm，进一步优选为低于0.4nm，即可。其1μm×1μm的范围内的最大高低差(也称为P-V)为低于10nm，优选为低于9nm，更优选为低于8nm，进一步优选为低于7nm。RMS粗糙度、Ra以及P-V可以通过使用由精工电子纳米科技(SII Nano Technology)有限公司制造的扫描探针显微镜SPA-500等测定。
此外，为了提高晶体管的通态电流，半导体406c的厚度越小越优选。例如，半导体层406c具有其厚度为低于10nm，优选为5nm以下，更优选为3nm以下的区域即可。另一方面，半导体406c具有阻挡构成相邻的绝缘体的氧之外的元素(氢、硅等)侵入形成有沟道的半导体406b中的功能。因此，半导体406c优选具有一定程度的厚度。例如，半导体层406c具有其厚度为0.3nm以上，优选为1nm以上，更优选为2nm以上的区域即可。另外，为了抑制从绝缘体402等释放的氧向外扩散，半导体406c优选具有阻挡氧的性质。
此外，为了提高可靠性，优选使半导体406a变厚并使半导体406c变薄。例如，半导体406a具有其厚度例如为10nm以上，优选为20nm以上，更优选为40nm以上，进一步优选为60nm以上的区域即可。通过将半导体406a较厚地形成，可以拉开从相邻的绝缘体和半导体406a的界面到形成有沟道的半导体406b的距离。注意，因为半导体装置的生产率可能会下降，所以半导体406a具有其厚度例如为200nm以下，优选为120nm以下，更优选为80nm以下的区域即可。
例如在半导体406b与半导体406a之间具有通过二次离子质谱分析法(SIMS：Secondary Ion Mass Spectrometry)得到的硅浓度为低于1×1019atoms/cm3，优选为低于5×1018atoms/cm3，更优选为低于2×1018atoms/cm3的区域。此外，在半导体406b与半导体406c之间具有通过SIMS得到的硅浓度为低于1×1019atoms/cm3，优选为低于5×1018atoms/cm3，更优选为低于2×1018atoms/cm3的区域。
半导体406b具有通过SIMS得到的氢浓度为2×1020atoms/cm3以下，优选为5×1019atoms/cm3以下，更优选为1×1019atoms/cm3以下，进一步优选为5×1018atoms/cm3以下的区域。为了降低半导体406b的氢浓度，优选降低半导体406a及半导体406c的氢浓度。半导体406a及半导体406c具有通过SIMS得到的氢浓度为2×1020atoms/cm3以下，优选为5×1019atoms/cm3以下，更优选为1×1019atoms/cm3以下，进一步优选为5×1018atoms/cm3以下的区域。此外，半导体406b具有通过SIMS得到的氮浓度为低于5×1019atoms/cm3，优选为5×1018atoms/cm3以下，更优选为1×1018atoms/cm3以下，进一步优选为5×1017atoms/cm3以下的区域。为了降低半导体406b的氮浓度，优选降低半导体406a及半导体406c的氮浓度。半导体406a及半导体406c具有通过SIMS得到的氮浓度为低于5×1019atoms/cm3，优选为5×1018atoms/cm3以下，更优选为1×1018atoms/cm3以下，进一步优选为5×1017atoms/cm3以下的区域。
上述三层结构是一个例子。例如，也可以采用没有半导体406a或半导体406c的两层结构。或者，也可以采用在半导体406a上或下、或者在半导体406c上或下设置作为半导体406a、半导体406b和半导体406c例示的半导体中的任何一个半导体的四层结构。或者，也可以采用在半导体406a上、半导体406a下、半导体406c上、半导体406c下中的任何两个以上的位置设置作为半导体406a、半导体406b和半导体406c例示的半导体中的任何一个半导体的n层结构(n为5以上的整数)。
半导体406a、半导体406b和半导体406c优选使用氧化物半导体。注意，有时也可以使用硅(包括应变硅)、锗、硅锗、碳化硅、砷化镓、砷化铝镓、磷化铟、氮化镓或者有机半导体等。
<氧化物半导体的结构>
下面，对氧化物半导体的结构进行说明。
氧化物半导体被分为单晶氧化物半导体和非单晶氧化物半导体。作为非单晶氧化物半导体有CAAC-OS(C-Axis Aligned Crystalline Oxide Semiconductor：c轴取向结晶氧化物半导体)、多晶氧化物半导体、nc-OS(nanocrystalline Oxide Semiconductor：纳米晶氧化物半导体)、a-like OS(amorphous like Oxide Semiconductor：类非晶氧化物半导体)以及非晶氧化物半导体等。
从其他观点看来，氧化物半导体被分为非晶氧化物半导体和结晶氧化物半导体。作为结晶氧化物半导体有单晶氧化物半导体、CAAC-OS、多晶氧化物半导体以及nc-OS等。
作为非晶结构的定义，一般而言，已知：它处于亚稳态并没有被固定化，具有各向同性而不具有不均匀结构等。也可以换句话说为非晶结构的键角不固定，具有短程有序而不具有长程有序。
从相反的观点来看，不能将本质上稳定的氧化物半导体称为完全非晶(completely amorphous)氧化物半导体。另外，不能将不具有各向同性(例如，在微小区域中具有周期结构)的氧化物半导体称为完全非晶氧化物半导体。注意，a-like OS在微小区域中具有周期结构，但是同时具有空洞(也称为void)，并具有不稳定结构。因此，a-like OS在物性上近乎于非晶氧化物半导体。
<CAAC-OS>
首先，对CAAC-OS进行说明。
CAAC-OS是包含多个c轴取向的结晶部(也称为颗粒)的氧化物半导体之一。
在利用透射电子显微镜(TEM：Transmission Electron Microscope)观察所得到的CAAC-OS的明视场图像与衍射图案的复合分析图像(也称为高分辨率TEM图像)中，观察到多个颗粒。然而，在高分辨率TEM图像中，观察不到颗粒与颗粒之间的明确的边界，即晶界(grain boundary)。因此，可以说在CAAC-OS中，不容易发生起因于晶界的电子迁移率的降低。
下面，对利用TEM观察的CAAC-OS进行说明。图21A示出从大致平行于样品面的方向观察所得到的CAAC-OS层的截面的高分辨率TEM图像。利用球面像差校正(Spherical Aberration Corrector)功能得到高分辨率TEM图像。将利用球面像差校正功能所得到的高分辨率TEM图像特别称为Cs校正高分辨率TEM图像。例如可以使用日本电子株式会社制造的原子分辨率分析型电子显微镜JEM-ARM200F等得到Cs校正高分辨率TEM图像。
图21B示出将图21A中的区域(1)放大的Cs校正高分辨率TEM图像。由图21B可以确认到在颗粒中金属原子排列为层状。各金属原子层具有反映了形成CAAC-OS膜的面(也称为被形成面)或CAAC-OS的顶面的凸凹的配置并以平行于CAAC-OS的被形成面或顶面的方式排列。
如图21B所示，CAAC-OS具有特有的原子排列。图21C是以辅助线示出特有的原子排列的图。由图21B和图21C可知，一个颗粒的尺寸为1nm以上或者3nm以上，由颗粒与颗粒之间的倾斜产生的空隙的尺寸为0.8nm左右。因此，也可以将颗粒称为纳米晶(nc：nanocrystal)。注意，也可以将CAAC-OS称为具有CANC(C-Axis Aligned nanocrystals：c轴取向纳米晶)的氧化物半导体。
在此，根据Cs校正高分辨率TEM图像，将衬底5120上的CAAC-OS的颗粒5100的配置示意性地表示为沉积砖块或块体的结构(参照图21D)。在图21C中观察到的在颗粒与颗粒之间产生倾斜的部分相当于图21D所示的区域5161。
图22A示出从大致垂直于样品面的方向观察所得到的CAAC-OS的平面的Cs校正高分辨率TEM图像。图22B、图22C和图22D分别示出将图22A中的区域(1)、区域(2)和区域(3)放大的Cs校正高分辨率TEM图像。由图22B、图22C和图22D可知在颗粒中金属原子排列为三角形状、四角形状或六角形状。但是，在不同的颗粒之间金属原子的排列没有规律性。
接着，说明使用X射线衍射(XRD：X-Ray Diffraction)装置进行分析的CAAC-OS。例如，当利用out-of-plane(面外)法分析包含InGaZnO4结晶的CAAC-OS的结构时，如图23A所示，在衍射角(2θ)为31°附近时常出现峰值。由于该峰值来源于InGaZnO4结晶的(009)面，由此可知CAAC-OS中的结晶具有c轴取向性，并且c轴朝向大致垂直于被形成面或顶面的方向。
注意，当利用out-of-plane法分析CAAC-OS的结构时，除了2θ为31°附近的峰值以外，有时在2θ为36°附近时也出现峰值。2θ为36°附近的峰值表示CAAC-OS中的一部分包含不具有c轴取向性的结晶。优选的是，在利用out-of-plane法分析的CAAC-OS的结构中，在2θ为31°附近时出现峰值而在2θ为36°附近时不出现峰值。
另一方面，当利用从大致垂直于c轴的方向使X射线入射到样品的in-plane(面内)法分析CAAC-OS的结构时，在2θ为56°附近时出现峰值。该峰值来源于InGaZnO4结晶的(110)面。在CAAC-OS中，即使将2θ固定为56°附近并在以样品面的法线向量为轴(φ轴)旋转样品的条件下进行分析(φ扫描)，也如图23B所示的那样观察不到明确的峰值。相比之下，在InGaZnO4的单晶氧化物半导体中，在将2θ固定为56°附近来进行φ扫描时，如图23C所示的那样观察到来源于相等于(110)面的结晶面的六个峰值。因此，由使用XRD的结构分析可以确认到CAAC-OS中的a轴和b轴的取向没有规律性。
接着，说明利用电子衍射进行分析的CAAC-OS。例如，当对包含InGaZnO4结晶的CAAC-OS在平行于样品面的方向上入射束径为300nm的电子束时，可能会获得图24A所示的衍射图案(也称为选区透射电子衍射图案)。在该衍射图案中包含起因于InGaZnO4结晶的(009)面的斑点。因此，由电子衍射也可知CAAC-OS所包含的颗粒具有c轴取向性，并且c轴朝向大致垂直于被形成面或顶面的方向。另一方面，图24B示出对相同的样品在垂直于样品面的方向上入射束径为300nm的电子束的衍射图案。由图24B观察到环状的衍射图案。因此，由电子衍射也可知CAAC-OS所包含的颗粒的a轴和b轴不具有取向性。可以认为图24B中的第一环起因于InGaZnO4结晶的(010)面和(100)面等。另外，可以认为图24B中的第二环起因于(110)面等。
如上所述，CAAC-OS是结晶性高的氧化物半导体。因为氧化物半导体的结晶性有时因杂质的混入或缺陷的生成等而降低，所以从相反的观点来看，可以说CAAC-OS是杂质或缺陷(氧缺陷等)少的氧化物半导体。
此外，杂质是指氧化物半导体的主要成分以外的元素，诸如氢、碳、硅和过渡金属元素等。例如，与氧的键合力比构成氧化物半导体的金属元素强的硅等元素会夺取氧化物半导体中的氧，由此打乱氧化物半导体的原子排列，导致结晶性下降。另外，由于铁或镍等的重金属、氩、二氧化碳等的原子半径(或分子半径)大，所以会打乱氧化物半导体的原子排列，导致结晶性下降。
当氧化物半导体包含杂质或缺陷时，其特性有时因光或热等会发生变动。包含于氧化物半导体的杂质有时会成为载流子陷阱或载流子发生源。另外，氧化物半导体中的氧缺陷有时会成为载流子陷阱或因俘获氢而成为载流子发生源。
杂质及氧缺陷少的CAAC-OS是载流子密度低的氧化物半导体。具体而言，可以使用载流子密度小于8×1011个/cm3，优选小于1×1011个/cm3，更优选小于1×1010个/cm3，且是1×10-9个/cm3以上的氧化物半导体。将这样的氧化物半导体称为高纯度本征或实质上高纯度本征的氧化物半导体。CAAC-OS的杂质浓度和缺陷态密度低。即，可以说CAAC-OS是具有稳定特性的氧化物半导体。
<nc-OS>
接着说明nc-OS。
在nc-OS的高分辨率TEM图像中有能够观察到结晶部的区域和观察不到明确的结晶部的区域。nc-OS所包含的结晶部的尺寸大多为1nm以上且10nm以下或1nm以上且3nm以下。注意，有时将其结晶部的尺寸大于10nm且是100nm以下的氧化物半导体称为微晶氧化物半导体。例如，在nc-OS的高分辨率TEM图像中，有时无法明确地观察到晶界。注意，纳米晶的来源有可能与CAAC-OS中的颗粒相同。因此，下面有时将nc-OS的结晶部称为颗粒。
在nc-OS中，微小的区域(例如1nm以上且10nm以下的区域，特别是1nm以上且3nm以下的区域)中的原子排列具有周期性。另外，nc-OS在不同的颗粒之间观察不到结晶取向的规律性。因此，在膜整体中观察不到取向性。所以，有时nc-OS在某些分析方法中与a-like OS或非晶氧化物半导体没有差别。例如，当利用使用其束径比颗粒大的X射线的out-of-plane法对nc-OS进行结构分析时，检测不到表示结晶面的峰值。在使用其束径比颗粒大(例如，50nm以上)的电子射线对nc-OS进行电子衍射时，观察到类似光晕图案的衍射图案。另一方面，在使用其束径近于颗粒或者比颗粒小的电子射线对nc-OS进行纳米束电子衍射时，观察到斑点。另外，在nc-OS的纳米束电子衍射图案中，有时观察到如圆圈那样的(环状的)亮度高的区域。而且，在nc-OS的纳米束电子衍射图案中，有时还观察到环状的区域内的多个斑点。
如此，由于在颗粒(纳米晶)之间结晶取向都没有规律性，所以也可以将nc-OS称为包含RANC(Random Aligned nanocrystals：无规取向纳米晶)的氧化物半导体或包含NANC(Non-Aligned nanocrystals：无取向纳米晶)的氧化物半导体。
nc-OS是规律性比非晶氧化物半导体高的氧化物半导体。因此，nc-OS的缺陷态密度比a-like OS或非晶氧化物半导体低。但是，在nc-OS中的不同的颗粒之间观察不到晶体取向的规律性。所以，nc-OS的缺陷态密度比CAAC-OS高。
<a-like OS>
a-like OS是具有介于nc-OS与非晶氧化物半导体之间的结构的氧化物半导体。
在a-like OS的高分辨率TEM图像中有时观察到空洞。另外，在高分辨率TEM图像中，有能够明确地观察到结晶部的区域和不能观察到结晶部的区域。
由于a-like OS包含空洞，所以其结构不稳定。为了证明与CAAC-OS及nc-OS相比a-like OS具有不稳定的结构，下面示出电子照射所导致的结构变化。
作为进行电子照射的样品，准备a-like OS(记载为样品A)、nc-OS(记载为样品B)和CAAC-OS(记载为样品C)。每个样品都是In-Ga-Zn氧化物。
首先，取得各样品的高分辨率截面TEM图像。由高分辨率截面TEM图像可知，每个样品都具有结晶部。
注意，如下那样决定将哪个部分作为一个结晶部。例如，已知InGaZnO4结晶的单位晶格具有包括三个In-O层和六个Ga-Zn-O层的九个层在c轴方向上以层状层叠的结构。这些彼此靠近的层的间隔与(009)面的晶格表面间隔(也称为d值)是几乎相等的，由结晶结构分析求出其值为0.29nm。由此，可以将晶格条纹的间隔为0.28nm以上且0.30nm以下的部分作为InGaZnO4结晶部。每个晶格条纹对应于InGaZnO4结晶的a-b面。
图25示出调查了各样品的结晶部(22个部分至45个部分)的平均尺寸的例子。注意，结晶部尺寸对应于上述晶格条纹的长度。由图25可知，在a-like OS中，结晶部根据电子的累积照射量逐渐变大。具体而言，如图25中的(1)所示，可知在利用TEM的观察初期尺寸为1.2nm左右的结晶部(也称为初始晶核)在累积照射量为4.2×108e-/nm2时生长到2.6nm左右。另一方面，可知nc-OS和CAAC-OS在开始电子照射时到电子的累积照射量为4.2×108e-/nm2的范围内，结晶部的尺寸都没有变化。具体而言，如图25中的(2)及(3)所示，可知无论电子的累积照射量如何，nc-OS及CAAC-OS的平均结晶部尺寸都分别为1.4nm左右及2.1nm左右。
如此，有时电子照射引起a-like OS中的结晶部的生长。另一方面，可知在nc-OS和CAAC-OS中，几乎没有电子照射所引起的结晶部的生长。也就是说，a-like OS与CAAC-OS及nc-OS相比具有不稳定的结构。
此外，由于a-like OS包含空洞，所以其密度比nc-OS及CAAC-OS低。具体地，a-like OS的密度为具有相同组成的单晶氧化物半导体的78.6％以上且小于92.3％。nc-OS的密度及CAAC-OS的密度为具有相同组成的单晶氧化物半导体的92.3％以上且小于100％。注意，难以形成其密度小于单晶氧化物半导体的密度的78％的氧化物半导体。
例如，在原子数比满足In:Ga:Zn＝1:1:1的氧化物半导体中，具有菱方晶系结构的单晶InGaZnO4的密度为6.357g/cm3。因此，例如，在原子数比满足In:Ga:Zn＝1:1:1的氧化物半导体中，a-like OS的密度为5.0g/cm3以上且小于5.9g/cm3。另外，例如，在原子数比满足In:Ga:Zn＝1:1:1的氧化物半导体中，nc-OS的密度和CAAC-OS的密度为5.9g/cm3以上且小于6.3g/cm3。
注意，有时不存在相同组成的单晶氧化物半导体。此时，通过以任意比例组合组成不同的单晶氧化物半导体，可以估计出相当于所希望的组成的单晶氧化物半导体的密度。根据组成不同的单晶氧化物半导体的组合比例使用加权平均估计出相当于所希望的组成的单晶氧化物半导体的密度即可。注意，优选尽可能减少所组合的单晶氧化物半导体的种类来估计密度。
如上所述，氧化物半导体具有各种结构及各种特性。注意，氧化物半导体例如可以是包括非晶氧化物半导体、a-like OS、nc-OS和CAAC-OS中的两种以上的叠层膜。
<晶体管的构成要素>
以下，对本发明的一个方式的晶体管的其他的构成要素进行说明。
作为衬底400例如可以使用绝缘体衬底、半导体衬底或导电体衬底。作为绝缘体衬底，例如可以举出玻璃衬底、石英衬底、蓝宝石衬底、稳定氧化锆衬底(氧化钇稳定氧化锆衬底等)、树脂衬底等。例如，作为半导体衬底，可以举出由硅或锗等构成的单一材料半导体衬底、或者由碳化硅、硅锗、砷化镓、磷化铟、氧化锌或氧化镓等构成的化合物半导体衬底等。并且，还可以举出在上述半导体衬底内部具有绝缘体区域的半导体衬底，例如为SOI(Silicon on Insulator；绝缘体上硅)衬底等。作为导电体衬底，可以举出石墨衬底、金属衬底、合金衬底、导电树脂衬底等。或者，可以举出包含金属的氮化物的衬底、包含金属的氧化物的衬底等。再者，还可以举出设置有导电体或半导体的绝缘体衬底、设置有导电体或绝缘体的半导体衬底、设置有半导体或绝缘体的导电体衬底等。或者，也可以使用在这些衬底上设置有元件的衬底。作为在衬底上设置的元件，可以举出电容元件、电阻元件、开关元件、发光元件、存储元件等。
此外，作为衬底400也可以使用柔性衬底。另外，作为在柔性衬底上设置晶体管的方法，也可以举出如下方法：在非柔性衬底上形成晶体管之后，将该晶体管剥离并转置到柔性衬底的衬底400上。在此情况下，优选在非柔性衬底与晶体管之间设置剥离层。此外，作为衬底400，也可以使用包含纤维的薄片、薄膜或箔等。另外，衬底400也可以具有伸缩性。此外，衬底400可以具有在停止弯曲或拉伸时恢复为原来的形状的性质。或者，也可以具有不恢复为原来的形状的性质。衬底400的厚度例如为5μm以上且700μm以下，优选为10μm以上且500μm以下，更优选为15μm以上且300μm以下。通过将衬底400较薄地形成，可以实现半导体装置的轻量化。另外，通过将衬底400形成得薄，即便在使用玻璃等的情况下也有时会具有伸缩性或在停止弯曲或拉伸时恢复为原来的形状的性质。因此，可以缓和因掉落等而衬底400上的半导体装置受到的冲击等。即，能够提供耐久性高的半导体装置。
作为柔性衬底的衬底400，例如可以使用金属、合金、树脂、玻璃或其纤维等。柔性衬底的衬底400的线性膨胀系数越低，因环境而发生的变形越得到抑制，所以是优选的。作为柔性衬底的衬底400，例如使用线性膨胀系数为1×10-3/K以下、5×10-5/K以下或1×10-5/K以下的材质即可。作为树脂，例如可以举出聚酯、聚烯烃、聚酰胺(尼龙、芳族聚酰胺等)、聚酰亚胺、聚碳酸酯、丙烯酸树脂等。尤其是芳族聚酰胺的线性膨胀系数较低，因此适用于柔性衬底的衬底400。
作为绝缘体402，例如可以使用包含硼、碳、氮、氧、氟、镁、铝、硅、磷、氯、氩、镓、锗、钇、锆、镧、钕、铪或钽的绝缘体的单层或叠层。作为绝缘体402，可以使用氧化铝、氧化镁、氧化硅、氧氮化硅、氮氧化硅、氮化硅、氧化镓、氧化锗、氧化钇、氧化锆、氧化镧、氧化钕、氧化铪或氧化钽。
绝缘体402也可以具有防止杂质从衬底400等扩散的功能。另外，在半导体406b为氧化物半导体的情况下，绝缘体402可以具有向半导体406b供应氧的功能。
另外，绝缘体402优选是包含过剩氧的绝缘体。
例如，包含过剩氧的绝缘体是具有通过加热处理释放氧的功能的绝缘体。例如，包含过剩氧的氧化硅是能够通过加热处理等释放氧的氧化硅。因此，绝缘体402是其中氧能够移动的绝缘体。换言之，绝缘体402是具有氧透过性的绝缘体，即可。例如，绝缘体402是其氧透过性高于半导体406b的绝缘体，即可。
包含过剩氧的绝缘体有时具有降低半导体406b中的氧缺陷的功能。氧缺陷在半导体406b中形成DOS而成为空穴陷阱等。另外，当氢进入氧缺陷部时，有时生成作为载流子的电子。因此，通过降低半导体406b中的氧缺陷，晶体管可以具有稳定的电特性。
在此，通过加热处理释放氧的绝缘体有时在热脱附谱(TDS：Thermal Desorption Spectroscopy)分析中，在表面温度为100℃以上且700℃以下或者100℃以上且500℃以下的范围内释放1×1018atoms/cm3以上、1×1019atoms/cm3以上或1×1020atoms/cm3以上的氧(换算为氧原子)。
下面说明利用TDS分析来测量氧释放量的方法。
对测量样品进行TDS分析时的气体的总释放量与释放气体的离子强度的积分值成正比。并且，通过对该测量样品与标准样品进行比较，可以计算出气体的总释放量。
例如，根据作为标准样品的含有指定密度的氢的硅衬底的TDS分析结果以及测量样品的TDS分析结果，可以通过下面所示的算式求出测量样品中的氧分子的释放量(NO2)。这里，假设为通过TDS分析而得到的质荷比32的气体都来源于氧分子。虽然CH3OH的质荷比为32，但因为CH3OH存在的可能性较低，所以在这里不考虑。此外，包含作为氧原子的同位素的质量数17的氧原子及质量数18的氧原子的氧分子也在自然界的存在比率极低，所以不考虑。
NO2＝NH2/SH2×SO2×α
NH2值是以密度换算从标准样品脱离的氢分子的值。SH2值是对标准样品进行TDS分析而得到的离子强度的积分值。在此，将标准样品的基准值设定为NH2/SH2。SO2是对测量样品进行TDS分析而得到的离子强度的积分值。α值是在TDS分析中影响到离子强度的系数。关于上面所示的算式的详细内容，可以参照日本专利申请公开第平6-275697公报。注意，上述氧的释放量是使用由日本电子科学公司(ESCO Ltd.)制造的热脱附装置EMD-WA1000S/W，并以包含1×1016atoms/cm2的氢原子的硅衬底为标准样品而测量的。
此外，在TDS分析中，氧的一部分作为氧原子被检测出。氧分子与氧原子的比例可以从氧分子的电离率算出。另外，因为上述α包括氧分子的电离率，所以通过评估氧分子的释放量，可以估算出氧原子的释放量。
注意，NO2是氧分子的释放量。换算为氧原子时的释放量是氧分子的释放量的2倍。
或者，通过加热处理释放氧的绝缘体有时包含过氧化自由基。具体而言，起因于过氧化自由基的自旋密度为5×1017spins/cm3以上。另外，包含过氧化自由基的绝缘体有时在电子自旋共振中在g值为2.01近旁时具有非对称的信号。
或者，包含过剩氧的绝缘体也可以是氧过剩的氧化硅(SiOX(X＞2))。在氧过剩的氧化硅(SiOX(X＞2))中，每单位体积中含有的氧原子数多于硅原子数的2倍。每单位体积的硅原子数及氧原子数为通过卢瑟福背散射光谱学法(RBS:Rutherford Backscattering Spectrometry)测定的值。
作为导电体416a及导电体416b，例如可以使用包含硼、氮、氧、氟、硅、磷、铝、钛、铬、锰、钴、镍、铜、锌、镓、钇、锆、钼、钌、银、铟、锡、钽和钨中的一种以上的导电体的单层或叠层。例如，也可以使用合金或化合物，还可以使用包含铝的导电体、包含铜及钛的导电体、包含铜及锰的导电体、包含铟、锡及氧的导电体、包含钛及氮的导电体等。
作为绝缘体412，例如可以使用包含硼、碳、氮、氧、氟、镁、铝、硅、磷、氯、氩、镓、锗、钇、锆、镧、钕、铪或钽的绝缘体的单层或叠层。作为绝缘体412，可以使用氧化铝、氧化镁、氧化硅、氧氮化硅、氮氧化硅、氮化硅、氧化镓、氧化锗、氧化钇、氧化锆、氧化镧、氧化钕、氧化铪或氧化钽。
作为导电体404，例如可以使用包含硼、氮、氧、氟、硅、磷、铝、钛、铬、锰、钴、镍、铜、锌、镓、钇、锆、钼、钌、银、铟、锡、钽和钨中的一种以上的导电体的单层或叠层。例如，也可以使用合金或化合物，还可以使用包含铝的导电体、包含铜及钛的导电体、包含铜及锰的导电体、包含铟、锡及氧的导电体、包含钛及氮的导电体等。
作为绝缘体408，例如可以使用包含硼、碳、氮、氧、氟、镁、铝、硅、磷、氯、氩、镓、锗、钇、锆、镧、钕、铪或钽的绝缘体的单层或叠层。绝缘体408优选使用包含氧化铝、氮氧化硅、氮化硅、氧化镓、氧化钇、氧化锆、氧化镧、氧化钕、氧化铪或氧化钽的绝缘体的单层或叠层。
<晶体管的结构1的变形例子>
图1A至图1C所示的晶体管可以被变形为各种方式。
例如，图3A所示的晶体管与图1A至图1C所示的晶体管的不同点为：不具有绝缘体410a及绝缘体410b；在半导体406a的侧面的一部分及半导体406b的顶面的一部分及侧面的一部分上具有区域409a及区域409b。注意，区域409a及区域409b不形成在沟道形成区内。区域409a及区域409b例如为其电阻率比导电体416a和/或导电体416b高且比半导体406b的其他区域低的区域。区域409a及区域409b具有降低导电体416a及导电体416b与半导体406b的接触电阻的功能。因此，有时可以使晶体管的饱和区中的电特性稳定。此外，有时可以增加晶体管的通态电流。区域409a及区域409b例如可以通过对半导体406a及半导体406b的一部分添加选自氢、硼、氮、磷和氩等中的一种以上的元素来形成。尤其优选添加三价元素或五价元素。元素例如利用等离子体处理或者离子注入处理添加即可。
例如，图3B所示的晶体管与图1A至图1C所示的晶体管的不同点为：不具有绝缘体410a及绝缘体410b；在半导体406b下隔着绝缘体402具有导电体413。导电体413与晶体管的沟道形成区重叠，具有第二栅电极的功能。或者，具有控制晶体管的阈值电压的功能。为了控制晶体管的阈值电压，例如，对导电体413施加恒定电位即可。例如，通过对导电体413施加比晶体管的源电极高的电位，可以增加晶体管的通态电流。另外，例如，通过对导电体413施加比晶体管的源电极低的电位，可以减少晶体管的关态电流(off-state current)。因此，通过对导电体413施加任意的电位，可以增加晶体管的通态电流且减少晶体管的关态电流。导电体413例如参照关于导电体404的记载即可。
例如，图3C所示的晶体管与图1A至图1C所示的晶体管的不同点为：不具有绝缘体410a及绝缘体410b；在半导体406b下隔着绝缘体402具有导电体413；半导体406c覆盖导电体416a、导电体416b、半导体406a及半导体406b。图3C所示的晶体管与图3B所示的晶体管的不同点为导电体404与导电体413电连接。图3C所示的晶体管具有由导电体404及导电体413围绕晶体管的沟道形成区的结构。这样能够进一步获得s-channel结构的效果。由于半导体406c覆盖导电体416a、导电体416b、半导体406a及半导体406b，因此有时可以减少在导电体416a及导电体416b与导电体404之间产生的泄漏电流。
<晶体管结构2>
图4A和图4B示出本发明的一个方式的晶体管。图4A为晶体管的俯视图。图4B为对应于图4A所示的点划线B1-B2及点划线B3-B4的晶体管的截面图。
图4B所示的晶体管包括衬底400上的绝缘体402、绝缘体402上的半导体406a、半导体406a上的半导体406b、半导体406b上的导电体416a、半导体406b上的导电体416b、导电体416a上的绝缘体410a、导电体416b上的绝缘体410b、半导体406b上的半导体406c、半导体406c上的绝缘体412以及绝缘体412上的导电体404。也可以以覆盖晶体管的方式配置绝缘体408。有时可以不设置绝缘体402。有时可以不设置绝缘体410a。有时可以不设置绝缘体410b。有时可以不设置半导体406a。有时可以不设置半导体406c。
导电体416a的底面与半导体406a的侧面、半导体406b的顶面及侧面接触。换而言之，导电体416a具有与半导体406b的顶面以外的面(侧面等)接触的区域。导电体416b的底面也与半导体406a的侧面、半导体406b的顶面及侧面接触。换而言之，导电体416b具有与半导体406b的顶面以外的面(侧面等)接触的区域。因此，导电体416a及导电体416b与半导体406b之间的接触电阻小。换而言之，该晶体管的通态电流很大。
关于其他结构参照图1A至图1C所示的晶体管的记载。
<晶体管的结构2的变形例子>
图4A和图4B所示的晶体管可以被变形为各种方式。
例如，图5A所示的晶体管与图4A和图4B所示的晶体管的不同点为：不具有绝缘体410a及绝缘体410b；在半导体406a的侧面的一部分及半导体406b的顶面的一部分及侧面的一部分上具有区域409a及区域409b。注意，区域409a及区域409b不形成在沟道形成区内。区域409a及区域409b例如为其电阻率比导电体416a和/或导电体416b高且比半导体406b的其他区域低的区域。区域409a及区域409b具有降低导电体416a及导电体416b与半导体406b的接触电阻的功能。因此，有时可以使晶体管的饱和区中的电特性稳定。此外，有时可以增加晶体管的通态电流。区域409a及区域409b例如可以通过对半导体406a及半导体406b的一部分添加选自氢、硼、氮、磷和氩等中的一种以上的元素来形成。尤其优选添加三价元素或五价元素。元素例如利用等离子体处理或者离子注入处理添加即可。
例如，图5B所示的晶体管与图4A和图4B所示的晶体管的不同点为：不具有绝缘体410a及绝缘体410b；在半导体406b下隔着绝缘体402具有导电体413。导电体413与晶体管的沟道形成区重叠，具有第二栅电极的功能。或者，具有控制晶体管的阈值电压的功能。为了控制晶体管的阈值电压，例如，对导电体413施加恒定电位即可。例如，通过对导电体413施加比晶体管的源电极高的电位，可以增加晶体管的通态电流。另外，例如，通过对导电体413施加比晶体管的源电极低的电位，可以减少晶体管的关态电流。因此，通过对导电体413施加任意的电位，可以增加晶体管的通态电流且减少晶体管的关态电流。导电体413例如参照关于导电体404的记载即可。
例如，图5C所示的晶体管与图4A和图4B所示的晶体管的不同点为：不具有绝缘体410a及绝缘体410b；在半导体406b下隔着绝缘体402具有导电体413；半导体406c覆盖导电体416a、导电体416b、半导体406a及半导体406b。图5C所示的晶体管与图5B所示的晶体管的不同点为导电体404与导电体413电连接。图5C所示的晶体管具有由导电体404及导电体413围绕晶体管的沟道形成区的结构。这样能够进一步获得s-channel结构的效果。由于半导体406c覆盖导电体416a、导电体416b、半导体406a及半导体406b，因此有时可以减少在导电体416a及导电体416b与导电体404之间产生的泄漏电流。
<晶体管的制造方法>
以下，对本发明的一个方式的晶体管的制造方法进行说明。
在此，说明在制造本发明的一个方式的晶体管时使用的抗蚀剂掩模的形成方法的一个例子。首先，利用旋涂法等形成感光性有机物层或感光性无机物层。接着，使光穿过光掩模照射在感光性有机物层或感光性无机物层上。作为该光可以使用KrF准分子激光、ArF准分子激光、EUV(Extreme Ultraviolet：极紫外)光等。此外，也可以利用在衬底与投影透镜之间填满液体(例如，水)的状态下进行曝光的液浸技术(liquid immersion technique)。也可以使电子束或离子束照射在感光性有机物层或感光性无机物层上，而不使用上述光。当使用电子束或离子束时，不需要光掩模。接着，通过使用显影液去除或留下感光性有机物层或感光性无机物层的被曝光的区域，来形成抗蚀剂掩模。
在本说明书中，当简单地记载为“形成抗蚀剂掩模”时，也包括在抗蚀剂掩模之下形成底部抗反射涂层(BARC：BottomAnti Reflective Coating)的情况。在使用BARC的情况下，先使用抗蚀剂掩模对BARC进行蚀刻，再使用抗蚀剂掩模及BARC对加工对象进行蚀刻。注意，有时也可以不使用BARC而使用不具有底部抗反射涂层的功能的有机物或无机物。
在本说明书中，在去除抗蚀剂掩模时利用等离子体处理和/或湿蚀刻。作为等离子体处理，优选使用等离子体灰化。在抗蚀剂掩模等的去除不足够情况下，也可以使用0.001vol.％以上且1vol.％以下的浓度的氢氟酸和/或臭氧水等去除剩下的抗蚀剂掩模等。
在本说明书中，导电体、绝缘体以及半导体可以通过溅射法、化学气相沉积(CVD：Chemical Vapor Deposition)法、分子束外延(MBE：Molecular Beam Epitaxy)法、脉冲激光沉积(PLD：Pulsed Laser Deposition)法、原子层沉积(ALD：Atomic Layer Deposition)法、热氧化法或等离子体氧化法等形成。
注意，CVD法可以分为利用等离子体的等离子体CVD(PECVD：Plasma Enhanced CVD)法、利用热的热CVD(TCVD：Thermal CVD)法及利用光的光CVD(Photo CVD)法等。再者，CVD法可以根据使用的源气体分为金属CVD(MCVD：Metal CVD)法及有机金属CVD(MOCVD：Metal Organic CVD)法。
通过利用等离子体CVD法，可以以较低的温度得到高品质的膜。另外，因为在热CVD法中不使用等离子体，所以能够减少对被处理物造成的等离子体损伤。例如，包括在半导体装置中的布线、电极、元件(晶体管、电容元件等)等有时因从等离子体接收电荷而会产生电荷积聚(charge buildup)。此时，有时由于所累积的电荷而使包括在半导体装置中的布线、电极、元件等受损伤。另一方面，在采用不使用等离子体的热CVD法的情况下，因为不发生这种等离子体损伤，所以能够提高半导体装置的成品率。另外，在热CVD法中，不发生成膜时的等离子体损伤，因此能够得到缺陷较少的膜。
另外，ALD法也是能够减少对被处理物造成的等离子体损伤的成膜方法。此外，ALD法也不发生成膜时的等离子体损伤，所以能够得到缺陷较少的膜。
不同于从靶材等被释放的粒子沉积的成膜方法，CVD法及ALD法是因被处理物表面的反应而形成膜的形成方法。因此，通过CVD法及ALD法形成的膜不易受被处理物的形状的影响，而具有良好的覆盖性。尤其是，通过ALD法形成的膜具有良好的覆盖性和厚度均匀性，所以ALD法适合用于覆盖纵横比高的开口部的表面的情况。但是，ALD法的成膜速度比较慢，所以有时优选与成膜速度快的CVD法等其他成膜方法组合而使用。
CVD法及ALD法可以通过调整源气体的流量比控制所得到的膜的组成。例如，当使用CVD法及ALD法时，可以通过调整源气体的流量比形成任意组成的膜。此外，例如，当使用CVD法及ALD法时，可以通过一边形成膜一边改变源气体的流量比来形成其组成连续变化的膜。在一边改变源气体的流量比一边形成膜时，因为可以省略传送及调整压力所需的时间，所以与使用多个成膜室进行成膜的情况相比可以使其成膜时所需的时间缩短。因此，有时可以提高半导体装置的生产率。
在此，参照图6A至图7C对图1A至图1C所示的晶体管的制造方法进行说明。
首先，准备衬底400。接着，形成绝缘体402。接着，形成将成为半导体406a的半导体436a。
注意，半导体436a优选以包含过剩氧的方式形成。或者，在形成半导体436a之后，也可以进行添加氧的处理。作为添加氧的处理，有等离子体处理或者离子注入处理等。
在利用等离子体处理对半导体436a添加氧的情况下，例如，使用氧、臭氧或者一氧化二氮等氧化气体生成等离子体，将半导体436a暴露于该等离子体即可。或者，在半导体436a上形成导电体，将半导体436a暴露于穿过该导电体的上述等离子体即可。当进行等离子体处理时，优选以氧被引到衬底400一侧的方式施加偏压。可以利用偏压对半导体436a添加更多的氧。偏压也可以是自偏压。当进行等离子体处理时，优选在加热衬底400的状态下进行。通过加热衬底400，可以对半导体436a添加多量的氧。注意，作为导电体，例如可以使用金属、透明导电体等。尤其优选使用氮化钛、氮化钽、In-Sn氧化物、In-Sn-Si氧化物、In-M-Zn氧化物。尤其是在使用氧化物时，不容易与氧化气体发生化学反应，因此可以添加更多的氧。
接着，形成将成为半导体406b的半导体436b(参照图6A)。
接着，进行加热处理。通过进行加热处理，半导体436a中的过剩氧的一部分移动到半导体436b中。因此，由于图2A和图2B等所示的机理，半导体436b分成层436b1和层436b2(参照图6B)。层436b1经过后面的工序而成为层406b1。层436b2经过后面的工序而成为层406b2。
接着，形成将成为导电体416a及导电体416b的导电体446。接着，形成将成为绝缘体410a及绝缘体410b的绝缘体440(参照图6C)。
接着，形成抗蚀剂掩模。接着，以该抗蚀剂掩模为掩模对绝缘体440进行蚀刻，来形成绝缘体410。另外，以该抗蚀剂掩模及绝缘体410为掩模对导电体446进行蚀刻，来形成导电体416。另外，以该抗蚀剂掩模、绝缘体410及导电体416为掩模对半导体436b进行蚀刻，来形成半导体406b。在形成半导体406b时，层436b1成为层406b1，层436b2成为层406b2。另外，以该抗蚀剂掩模、绝缘体410、导电体416及半导体406b为掩模对半导体436a进行蚀刻，来形成半导体406a。接着，去除抗蚀剂掩模(参照图7A)。
接着，形成抗蚀剂掩模。接着，以该抗蚀剂掩模为掩模对绝缘体410进行蚀刻，来形成绝缘体410a及绝缘体410b。另外，以该抗蚀剂掩模、绝缘体410a及绝缘体410b为掩模对导电体416进行蚀刻，来形成导电体416a及导电体416b。另外，以该抗蚀剂掩模、绝缘体410a、绝缘体410b、导电体416a及导电体416b为掩模对半导体406b的一部分进行蚀刻，来减薄半导体406b。此时，以沟道形成区中的层406b2的厚度为1nm以上且10nm以下，优选为1nm以上且5nm以下的方式进行蚀刻。因为层406b2具有用作晶体管的沟道形成区的区域，因此在层406b2具有上述厚度时，利用晶体管的栅电极的电场的控制性得到提高。接着，去除抗蚀剂掩模(参照图7B)。也可以完全去除沟道形成区中的层406b2。此时，完成的晶体管具有图20A所示的截面形状。对应于图20A的点划线E1-E2的部分具有图20B所示的能带图。由于层406b2不包括在沟道形成区中，因此晶体管的阈值电压趋于正值。
接着，形成将成为半导体406c的半导体。接着，形成将成为绝缘体412的绝缘体。接着，形成将成为导电体404的导电体。接着，在将成为导电体404的导电体上形成抗蚀剂掩模。接着，以该抗蚀剂掩模为掩模对将成为导电体404的导电体进行蚀刻，来形成导电体404。另外，以该抗蚀剂掩模及导电体404为掩模对将成为绝缘体412的绝缘体进行蚀刻，来形成绝缘体412。另外，以该抗蚀剂掩模、导电体404及绝缘体412为掩模对将成为半导体406c的半导体进行蚀刻，来形成半导体406c。接着，去除抗蚀剂掩模。接着，形成绝缘体408，由此可以制造晶体管(参照图7C)。注意，也可以在将成为导电体404的导电体与抗蚀剂掩模之间形成硬掩模。作为硬掩模，例如，可以使用钨、钛、钽、氮化钨、氮化钽、氮化钛、氧化硅、氧氮化硅、氮化硅、氮氧化硅或者氧化铝等的单层或叠层。
通过上述步骤，可以制造图1A至图1C所示的晶体管。
<半导体装置>
下面，例示出本发明的一个方式的半导体装置。
<电路>
下面，说明利用本发明的一个方式的晶体管的电路的一个例子。
[CMOS反相器]
图8A所示的电路图示出所谓的CMOS反相器的结构，其中使p沟道晶体管2200与n沟道晶体管2100串联连接，并使各栅极连接。
<半导体装置的结构1>
图9是对应于图8A的半导体装置的截面图。图9所示的半导体装置包括晶体管2200以及晶体管2100。晶体管2100配置于晶体管2200的上方。注意，虽然这里示出作为晶体管2100使用图1A和图1C所示的晶体管的例子，但是本发明的一个方式的半导体装置不局限于此。例如，也可以使用图3A至图5C所示的各晶体管等作为晶体管2100。因此，关于晶体管2100，适当地参照上述晶体管的记载。
图9所示的晶体管2200是使用半导体衬底450的晶体管。晶体管2200包括半导体衬底450中的区域472a、半导体衬底450中的区域472b、绝缘体462以及导电体454。
在晶体管2200中，区域472a及区域472b具有源区域及漏区域的功能。另外，绝缘体462具有栅极绝缘体的功能。另外，导电体454具有栅电极的功能。因此，能够由施加到导电体454的电位控制沟道形成区的电阻。即，能够由施加到导电体454的电位控制区域472a与区域472b之间的导通/非导通。
作为半导体衬底450，例如可以使用由硅或锗等构成的单一材料半导体衬底、或者由碳化硅、硅锗、砷化镓、磷化铟、氧化锌或氧化镓等构成的化合物半导体衬底等。优选的是，作为半导体衬底450使用单晶硅衬底。
作为半导体衬底450使用包含赋予n型导电性的杂质的半导体衬底。注意，作为半导体衬底450，也可以使用包含赋予p型导电性的杂质的半导体衬底。此时，在形成晶体管2200的区域中配置包含赋予n型导电性的杂质的阱，即可。或者，半导体衬底450也可以为i型。
半导体衬底450的顶面优选具有(110)面。由此，能够提高晶体管2200的导通特性。
区域472a及区域472b是包含赋予p型导电性的杂质的区域。由此，晶体管2200具有p沟道型的结构。
注意，晶体管2200与邻接的晶体管被区域460等隔开。区域460具有绝缘性。
图9所示的半导体装置包括绝缘体464、绝缘体466、绝缘体468、导电体480a、导电体480b、导电体480c、导电体478a、导电体478b、导电体478c、导电体476a、导电体476b、导电体474a、导电体474b、导电体474c、导电体496a、导电体496b、导电体496c、导电体496d、导电体498a、导电体498b、导电体498c、绝缘体490、绝缘体492以及绝缘体494。
绝缘体464配置于晶体管2200上。绝缘体466配置于绝缘体464上。绝缘体468配置于绝缘体466上。绝缘体490配置于绝缘体468上。另外，晶体管2100配置于绝缘体490上。绝缘体492配置于晶体管2100上。绝缘体494位于绝缘体492上。
绝缘体464包括到达区域472a的开口部、到达区域472b的开口部以及到达导电体454的开口部。导电体480a、导电体480b或导电体480c分别填埋于各开口部中。
绝缘体466包括到达导电体480a的开口部、到达导电体480b的开口部以及到达导电体480c的开口部。导电体478a、导电体478b或导电体478c分别填埋于各开口部中。
绝缘体468包括到达导电体478b的开口部以及到达导电体478c的开口部。导电体476a或导电体476b分别填埋于各开口部中。
绝缘体490包括与晶体管2100的沟道形成区重叠的开口部、到达导电体476a的开口部以及到达导电体476b的开口部。导电体474a、导电体474b或导电体474c分别填埋于各开口部中。
导电体474a也可以具有晶体管2100的栅电极的功能。或者，例如，也可以通过对导电体474a施加恒定电位，来控制晶体管2100的阈值电压等的电特性。或者，例如，也可以将导电体474a电连接到具有晶体管2100的栅电极的功能的导电体404。由此，可以增加晶体管2100的通态电流。此外，由于可以抑制穿通现象，因此可以使晶体管2100的饱和区中的电特性稳定。
绝缘体492包括穿过作为晶体管2100的源电极和漏电极中的一个的导电体416b而到达导电体474b的开口部、到达作为晶体管2100的源电极和漏电极中的另一个的导电体416a的开口部、到达作为晶体管2100的栅电极的导电体404的开口部以及到达导电体474c的开口部。导电体496a、导电体496b、导电体496c或导电体496d分别填埋于各开口部中。注意，各开口部有时穿过晶体管2100等的构成要素。
绝缘体494包括到达导电体496a的开口部、到达导电体496b及导电体496d的开口部以及到达导电体496c的开口部。导电体498a、导电体498b或导电体498c分别填埋于各开口部中。
作为绝缘体464、绝缘体466、绝缘体468、绝缘体490、绝缘体492及绝缘体494，例如可以使用包含硼、碳、氮、氧、氟、镁、铝、硅、磷、氯、氩、镓、锗、钇、锆、镧、钕、铪或钽的绝缘体的单层或叠层。作为绝缘体401，例如可以使用氧化铝、氧化镁、氧化硅、氧氮化硅、氮氧化硅、氮化硅、氧化镓、氧化锗、氧化钇、氧化锆、氧化镧、氧化钕、氧化铪或氧化钽。
绝缘体464、绝缘体466、绝缘体468、绝缘体490、绝缘体492和绝缘体494中的一个以上优选具有阻挡氢等杂质及氧的功能。通过在晶体管2100的附近配置具有阻挡氢等杂质及氧的功能的绝缘体，可以使晶体管2100的电特性稳定。
作为具有阻挡氢等杂质及氧的功能的绝缘体，例如可以使用包含硼、碳、氮、氧、氟、镁、铝、硅、磷、氯、氩、镓、锗、钇、锆、镧、钕、铪或钽的绝缘体的单层或叠层。
作为导电体480a、导电体480b、导电体480c、导电体478a、导电体478b、导电体478c、导电体476a、导电体476b、导电体474a、导电体474b、导电体474c、导电体496a、导电体496b、导电体496c、导电体496d、导电体498a、导电体498b及导电体498c，例如可以使用包含硼、氮、氧、氟、硅、磷、铝、钛、铬、锰、钴、镍、铜、锌、镓、钇、锆、钼、钌、银、铟、锡、钽和钨中的一种以上的导电体的单层或叠层。例如，也可以使用合金或化合物，还可以使用包含铝的导电体、包含铜及钛的导电体、包含铜及锰的导电体、包含铟、锡及氧的导电体、包含钛及氮的导电体等。
注意，图10所示的半导体装置与图9所示的半导体装置的不同之处只在于晶体管2200的结构。因此，关于图10所示的半导体装置，参照图9所示的半导体装置的记载。具体而言，在图10所示的半导体装置中，晶体管2200为FIN型(鳍型)。通过使晶体管2200成为FIN型，有效的沟道宽度得到增大，从而能够提高晶体管2200的导通特性。另外，由于可以增大栅电极的电场的影响，所以能够提高晶体管2200的关闭特性。
另外，图11所示的半导体装置与图9所示的半导体装置的不同之处只在于晶体管2200的结构。因此，关于图9所示的半导体装置，参照图11所示的半导体装置的记载。具体而言，在图11所示的半导体装置中，晶体管2200设置在SOI衬底上。图11示出区域456与半导体衬底450被绝缘体452隔开的结构。通过使用SOI衬底，可以抑制穿通现象等，所以能够提高晶体管2200的关闭特性。注意，绝缘体452可以通过使半导体衬底450的一部分绝缘体化形成。例如，作为绝缘体452可以使用氧化硅。
在图9至图11所示的半导体装置中，由于使用半导体衬底形成p沟道晶体管，并在其上方形成n沟道晶体管，因此能够减少元件所占的面积。即，可以提高半导体装置的集成度。另外，与使用同一半导体衬底形成n沟道晶体管及p沟道晶体管的情况相比，可以简化制造工序，所以能够提高半导体装置的生产率。另外，能够提高半导体装置的成品率。另外，p沟道晶体管有时可以省略LDD(Lightly Doped Drain)区域的形成、浅沟槽(Shallow Trench)结构的形成或弯曲设计等复杂的工序。因此，与使用半导体衬底形成n沟道晶体管的半导体装置相比，图9至图11所示的半导体装置有时能够提高生产率和成品率。
<CMOS模拟开关>
此外，图8B所示的电路图示出使晶体管2100和晶体管2200的各源极和漏极连接的结构。通过采用这种结构，可以将该晶体管用作所谓的CMOS模拟开关。
<存储装置1>
参照图12A和图12B示出半导体装置(存储装置)的一个例子，其中使用本发明的一个方式的晶体管，即便在没有电力供应的情况下也能够保持存储内容，并且对写入次数也没有限制。
图12A所示的半导体装置包括使用第一半导体的晶体管3200、使用第二半导体的晶体管3300以及电容元件3400。另外，作为晶体管3300可以使用上述晶体管。
晶体管3300优选使用关态电流小的晶体管。晶体管3300例如可以使用包含氧化物半导体的晶体管。由于晶体管3300的关态电流小，所以可以长期间使半导体装置的特定的节点保持存储内容。即，因为不需要刷新工作或可以使刷新工作的频度极低，所以能够实现低功耗的半导体装置。
在图12A中，第一布线3001与晶体管3200的源极电连接，第二布线3002与晶体管3200的漏极电连接。此外，第三布线3003与晶体管3300的源极和漏极中的一个电连接，第四布线3004与晶体管3300的栅极电连接。再者，晶体管3200的栅极及晶体管3300的源极和漏极中的另一个与电容元件3400的一个电极电连接，第五布线3005与电容元件3400的另一个电极电连接。
图12A所示的半导体装置通过具有能够保持晶体管3200的栅极的电位的特征，可以如下所示进行信息的写入、保持以及读出。
对信息的写入及保持进行说明。首先，将第四布线3004的电位设定为使晶体管3300成为导通状态的电位，而使晶体管3300处于导通状态。由此，第三布线3003的电位施加到与晶体管3200的栅极及电容元件3400的一个电极电连接的节点FG。换言之，对晶体管3200的栅极施加规定的电荷(写入)。这里，施加赋予两种不同电位电平的电荷(以下，称为低电平电荷、高电平电荷)中的任一个。然后，通过将第四布线3004的电位设定为使晶体管3300成为非导通状态的电位而使晶体管3300处于非导通状态，使节点FG保持电荷(保持)。
因为晶体管3300的关态电流较小，所以节点FG的电荷被长时间保持。
接着，对信息的读出进行说明。当在对第一布线3001施加规定的电位(恒电位)的状态下对第五布线3005施加适当的电位(读出电位)时，第二布线3002具有对应于保持在节点FG中的电荷量的电位。这是因为：在晶体管3200为n沟道晶体管的情况下，对晶体管3200的栅极施加高电平电荷时的外观上的阈值电压Vth_H低于对晶体管3200的栅极施加低电平电荷时的外观上的阈值电压Vth_L。在此，外观上的阈值电压是指为了使晶体管3200成为“导通状态”所需要的第五布线3005的电位。由此，通过将第五布线3005的电位设定为Vth_H与Vth_L之间的电位V0，可以辨别施加到节点FG的电荷。例如，在写入时节点FG被供应高电平电荷的情况下，若第五布线3005的电位为V0(＞Vth_H)，晶体管3200则成为“导通状态”。另一方面，当节点FG被供应低电平电荷时，即便第五布线3005的电位为V0(＜Vth_L)，晶体管3200还保持“非导通状态”。因此，通过辨别第二布线3002的电位，可以读出节点FG所保持的信息。
注意，当将存储单元设置为阵列状时，在读出时必须读出所希望的存储单元的信息。为了不读出其他存储单元的信息，对第五布线3005施加不管施加到节点FG的电荷如何都使晶体管3200成为“非导通状态”的电位，即低于Vth_H的电位，即可。或者，对第五布线3005施加不管施加到节点FG的电荷如何都使晶体管3200成为“导通状态”的电位，即高于Vth_L的电位，即可。
<半导体装置的结构2>
图13是对应于图12A的半导体装置的截面图。图13所示的半导体装置包括晶体管3200、晶体管3300以及电容元件3400。晶体管3300及电容元件3400配置于晶体管3200的上方。关于晶体管3300参照上述晶体管2100的记载。关于晶体管3200参照图9所示的晶体管2200的记载。在图9中，对晶体管2200为p沟道晶体管的情况进行说明，但是晶体管3200也可以为n沟道晶体管。
图13所示的晶体管3200是使用半导体衬底450的晶体管。晶体管3200包括半导体衬底450中的区域472a、半导体衬底450中的区域472b、绝缘体462以及导电体454。
图13所示的半导体装置包括绝缘体464、绝缘体466、绝缘体468、导电体480a、导电体480b、导电体480c、导电体478a、导电体478b、导电体478c、导电体476a、导电体476b、导电体474a、导电体474b、导电体474c、导电体496a、导电体496b、导电体496c、导电体496d、导电体498a、导电体498b、导电体498c、导电体498d、绝缘体490、绝缘体492以及绝缘体494。
绝缘体464配置于晶体管3200上。绝缘体466配置于绝缘体464上。绝缘体468配置于绝缘体466上。绝缘体490配置于绝缘体468上。另外，晶体管3300配置于绝缘体490上。绝缘体492配置于晶体管3300上。绝缘体494配置于绝缘体492上。
绝缘体464包括到达区域472a的开口部、到达区域472b的开口部以及到达导电体454的开口部。另外，导电体480a、导电体480b或导电体480c分别填埋于各开口部中。
绝缘体466包括到达导电体480a的开口部、到达导电体480b的开口部以及到达导电体480c的开口部。导电体478a、导电体478b或导电体478c分别填埋于各开口部中。
绝缘体468包括到达导电体478b的开口部以及到达导电体478c的开口部。导电体476a或导电体476b分别填埋于各开口部中。
绝缘体490包括与晶体管3300的沟道形成区重叠的开口部、到达导电体476a的开口部以及到达导电体476b的开口部。导电体474a、导电体474b或导电体474c分别填埋于各开口部中。
导电体474a也可以具有晶体管3300的底栅电极的功能。或者，例如，也可以通过对导电体474a施加恒定电位，来控制晶体管3300的阈值电压等的电特性。或者，例如，也可以将导电体474a电连接到晶体管3300的顶栅电极的导电体404。由此，可以增加晶体管3300的通态电流。此外，由于可以抑制穿通现象，因此可以使晶体管3300的饱和区中的电特性稳定。
绝缘体492包括穿过作为晶体管3300的源电极和漏电极中的一个的导电体416b而到达导电体474b的开口部、到达隔着绝缘体412与作为晶体管3300的源电极和漏电极中的另一个的导电体416a重叠的导电体414的开口部、到达作为晶体管3300的栅电极的导电体404的开口部以及穿过作为晶体管3300的源电极和漏电极中的另一个的导电体416a而到达导电体474c的开口部。导电体496a、导电体496b、导电体496c或导电体496d分别填埋于各开口部中。注意，各开口部有时穿过晶体管3300等的构成要素。
绝缘体494包括到达导电体496a的开口部、到达导电体496b的开口部、到达导电体496c的开口部以及到达导电体496d的开口部。导电体498a、导电体498b、导电体498c或导电体498d分别填埋于各开口部中。
绝缘体464、绝缘体466、绝缘体468、绝缘体490、绝缘体492和绝缘体494中的一个以上优选具有阻挡氢等杂质及氧的功能。通过在晶体管3300的附近配置具有阻挡氢等杂质及氧的功能的绝缘体，可以使晶体管3300的电特性稳定。
作为导电体498d，例如可以使用包含硼、氮、氧、氟、硅、磷、铝、钛、铬、锰、钴、镍、铜、锌、镓、钇、锆、钼、钌、银、铟、锡、钽和钨中的一种以上的导电体的单层或叠层。例如，也可以使用合金或化合物，还可以使用包含铝的导电体、包含铜及钛的导电体、包含铜及锰的导电体、包含铟、锡及氧的导电体、包含钛及氮的导电体等。
晶体管3200的源极和漏极通过导电体480b、导电体478b、导电体476a、导电体474b以及导电体496c电连接到作为晶体管3300的源电极和漏电极中的一个的导电体416b。作为晶体管3200的栅电极的导电体454通过导电体480c、导电体478c、导电体476b、导电体474c以及导电体496d电连接到作为晶体管3300的源电极和漏电极中的另一个的导电体416b。
电容元件3400包括与晶体管3300的源电极和漏电极中的另一个电连接的电极、导电体414以及绝缘体412。注意，绝缘体412可以以与晶体管3300的栅极绝缘体相同的工序形成，因此有时可以提高生产率，所以有时是优选的。另外，当作为导电体414使用以与晶体管3300的栅电极相同的工序形成的层，有时可以提高生产率，所以有时是优选的。
其他构成要素可以适当地参照关于图9等的记载。
注意，图14所示的半导体装置与图13所示的半导体装置的不同之处只在于晶体管3200的结构。因此，关于图14所示的半导体装置，参照图13所示的半导体装置的记载。具体而言，在图14所示的半导体装置中，晶体管3200为FIN型。关于FIN型晶体管3200，参照图10所示的晶体管2200的记载。在图10中，对晶体管2200为p沟道晶体管的情况进行说明，但是第一晶体管3200也可以为n沟道晶体管。
另外，图15所示的半导体装置与图13所示的半导体装置的不同之处只在于晶体管3200的结构。因此，关于图15所示的半导体装置，参照图13所示的半导体装置的记载。具体而言，在图15所示的半导体装置中，晶体管3200设置在SOI衬底的半导体衬底450上。关于设置在作为SOI衬底的半导体衬底450上的晶体管3200，参照图11所示的晶体管2200的记载。在图11中，对晶体管2200为p沟道晶体管的情况进行说明，但是第一晶体管3200也可以为n沟道晶体管。
<存储装置2>
图12B所示的半导体装置与图12A所示的半导体装置的不同之处是图12B所示的半导体装置不包括晶体管3200。在此情况下也可以通过与图12A所示的半导体装置相同的工作进行信息的写入及保持工作。
下面，说明图12B所示的半导体装置中的信息读出。在晶体管3300成为导通状态时，处于浮动状态的第三布线3003和电容元件3400导通，且在第三布线3003和电容元件3400之间再次分配电荷。其结果，第三布线3003的电位产生变化。第三布线3003的电位的变化量根据电容元件3400的一个电极的电位(或积累在电容元件3400中的电荷)而具有不同的值。
例如，在电容元件3400的一个电极的电位为V，电容元件3400的电容为C，第三布线3003所具有的电容成分为CB，在再次分配电荷之前的第三布线3003的电位为VB0时，再次分配电荷之后的第三布线3003的电位为(CB×VB0+C×V)/(CB+C)。因此，在假定作为存储单元的状态、电容元件3400的一个电极的电位成为两种状态即V1和V0(V1＞V0)时，可以得知保持电位V1时的第三布线3003的电位(＝(CB×VB0+C×V1)/(CB+C))高于保持电位V0时的第三布线3003的电位(＝(CB×VB0+C×V0)/(CB+C))。
并且，通过对第三布线3003的电位和规定的电位进行比较可以读出信息。
在此情况下，可以将上述使用第一半导体的晶体管用于用来驱动存储单元的驱动电路，且将作为晶体管3300的使用第二半导体的晶体管层叠在该驱动电路上。
上述半导体装置可以应用使用氧化物半导体的关态电流较小的晶体管来长期间保持存储内容。即，因为不需要刷新工作或可以使刷新工作的频度极低，所以能够实现低功耗的半导体装置。此外，在没有电力供应时(但优选固定电位)也可以长期间保持存储内容。
此外，因为该半导体装置在写入信息时不需要高电压，所以其中不容易产生元件的劣化。例如，不同于现有的非易失性存储器，不需要对浮动栅极注入电子或从浮动栅极抽出电子，因此不会发生绝缘体劣化等问题。换言之，在本发明的一个方式的半导体装置中，在现有非易失性存储器中成为问题的重写次数不受到限制，并且其可靠性得到极大提高。再者，根据晶体管的导通状态或非导通状态而进行信息写入，所以能够高速工作。
<CPU>
下面说明包括上述晶体管或上述存储装置等半导体装置的CPU。
图16是示出其一部分使用上述晶体管的CPU的一个例子的结构的框图。
图16所示的CPU在衬底1190上具有：ALU1191(ALU：Arithmetic logic unit：算术逻辑单元)、ALU控制器1192、指令译码器1193、中断控制器1194、时序控制器1195、寄存器1196、寄存器控制器1197、总线接口1198、能够重写的ROM1199以及ROM接口1189。作为衬底1190使用半导体衬底、SOI衬底、玻璃衬底等。ROM1199及ROM接口1189也可以设置在不同的芯片上。当然，图16所示的CPU只是简化其结构而所示的一个例子而已，所以实际上的CPU根据其用途具有各种各样的结构。例如，也可以以包括图16所示的CPU或运算电路的结构为核心，设置多个该核心并使其同时工作。另外，在CPU的内部运算电路或数据总线中能够处理的位数例如可以为8位、16位、32位、64位等。
通过总线接口1198输入到CPU的指令在输入到指令译码器1193并被译码后输入到ALU控制器1192、中断控制器1194、寄存器控制器1197、时序控制器1195。
ALU控制器1192、中断控制器1194、寄存器控制器1197、时序控制器1195根据被译码的指令进行各种控制。具体而言，ALU控制器1192生成用来控制ALU1191的工作的信号。另外，中断控制器1194在执行CPU的程序时，根据其优先度或掩码状态来判断来自外部的输入/输出装置或外围电路的中断要求而对该要求进行处理。寄存器控制器1197生成寄存器1196的地址，并对应于CPU的状态来进行寄存器1196的读出或写入。
另外，时序控制器1195生成用来控制ALU1191、ALU控制器1192、指令译码器1193、中断控制器1194以及寄存器控制器1197的工作时序的信号。例如，时序控制器1195具有根据基准时钟信号来生成内部时钟信号的内部时钟生成器，并将内部时钟信号供应到上述各种电路。
在图16所示的CPU中，在寄存器1196中设置有存储单元。可以将上述晶体管或存储装置等用于寄存器1196的存储单元。
在图16所示的CPU中，寄存器控制器1197根据ALU1191的指令进行寄存器1196中的保持工作的选择。换言之，寄存器控制器1197在寄存器1196所具有的存储单元中选择由触发器保持数据还是由电容元件保持数据。在选择由触发器保持数据的情况下，对寄存器1196中的存储单元供应电源电压。在选择由电容元件保持数据的情况下，对电容元件进行数据的重写，而可以停止对寄存器1196中的存储单元供应电源电压。
图17是可以用作寄存器1196的存储元件1200的电路图的一个例子。存储元件1200包括在电源关闭时失去存储数据的电路1201、在电源关闭时不失去存储数据的电路1202、开关1203、开关1204、逻辑元件1206、电容元件1207以及具有选择功能的电路1220。电路1202包括电容元件1208、晶体管1209及晶体管1210。另外，存储元件1200根据需要还可以包括其他元件诸如二极管、电阻元件或电感器等。
在此，电路1202可以使用上述存储装置。在停止对存储元件1200供应电源电压时，GND(0V)或使晶体管1209关闭的电位继续输入到电路1202中的晶体管1209的栅极。例如，晶体管1209的栅极通过电阻器等负载接地。
在此示出开关1203为具有一导电型(例如，n沟道型)的晶体管1213，而开关1204为具有与此相反的导电型(例如，p沟道型)的晶体管1214的例子。这里，开关1203的第一端子对应于晶体管1213的源极和漏极中的一个，开关1203的第二端子对应于晶体管1213的源极和漏极中的另一个，并且开关1203的第一端子与第二端子之间的导通或非导通(即，晶体管1213的导通状态或非导通状态)由输入到晶体管1213的栅极中的控制信号RD选择。开关1204的第一端子对应于晶体管1214的源极和漏极中的一个，开关1204的第二端子对应于晶体管1214的源极和漏极中的另一个，并且开关1204的第一端子与第二端子之间的导通或非导通(即，晶体管1214的导通状态或非导通状态)由输入到晶体管1214的栅极中的控制信号RD选择。
晶体管1209的源极和漏极中的一个电连接到电容元件1208的一对电极的一个及晶体管1210的栅极。在此，将连接部分称为节点M2。晶体管1210的源极和漏极中的一个电连接到能够供应低电源电位的布线(例如，GND线)，而另一个电连接到开关1203的第一端子(晶体管1213的源极和漏极中的一个)。开关1203的第二端子(晶体管1213的源极和漏极中的另一个)电连接到开关1204的第一端子(晶体管1214的源极和漏极中的一个)。开关1204的第二端子(晶体管1214的源极和漏极中的另一个)电连接到能够供应电源电位VDD的布线。开关1203的第二端子(晶体管1213的源极和漏极中的另一个)、开关1204的第一端子(晶体管1214的源极和漏极中的一个)、逻辑元件1206的输入端子和电容元件1207的一对电极的一个是电连接着的。在此，将连接部分称为节点M1。可以对电容元件1207的一对电极的另一个输入固定电位。例如，可以对其输入低电源电位(GND等)或高电源电位(VDD等)。电容元件1207的一对电极的另一个电连接到能够供应低电源电位的布线(例如，GND线)。可以对电容元件1208的一对电极的另一个输入固定电位。例如，可以对其输入低电源电位(GND等)或高电源电位(VDD等)。电容元件1208的一对电极的另一个电连接到能够供应低电源电位的布线(例如，GND线)。
另外，当积极地利用晶体管或布线的寄生电容等时，可以不设置电容元件1207及电容元件1208。
控制信号WE输入到晶体管1209的栅极。开关1203及开关1204的第一端子与第二端子之间的导通状态或非导通状态由与控制信号WE不同的控制信号RD选择，当一个开关的第一端子与第二端子之间处于导通状态时，另一个开关的第一端子与第二端子之间处于非导通状态。
对应于保持在电路1201中的数据的信号被输入到晶体管1209的源极和漏极中的另一个。图17示出从电路1201输出的信号输入到晶体管1209的源极和漏极中的另一个的例子。由逻辑元件1206使从开关1203的第二端子(晶体管1213的源极和漏极中的另一个)输出的信号的逻辑值反转而成为反转信号，将其经由电路1220输入到电路1201。
另外，虽然图17示出从开关1203的第二端子(晶体管1213的源极和漏极中的另一个)输出的信号通过逻辑元件1206及电路1220输入到电路1201的例子，但是不局限于此。也可以不使从开关1203的第二端子(晶体管1213的源极和漏极中的另一个)输出的信号的逻辑值反转而输入到电路1201。例如，当电路1201包括其中保持使从输入端子输入的信号的逻辑值反转的信号的节点时，可以将从开关1203的第二端子(晶体管1213的源极和漏极中的另一个)输出的信号输入到该节点。
在图17所示的用于存储元件1200的晶体管中，晶体管1209以外的晶体管也可以使用其沟道形成在由氧化物半导体以外的半导体构成的膜或衬底1190中的晶体管。例如，可以使用其沟道形成在硅膜或硅衬底中的晶体管。此外，也可以作为用于存储元件1200的所有的晶体管使用其沟道由氧化物半导体形成的晶体管。或者，存储元件1200除了晶体管1209以外还可以包括其沟道由氧化物半导体形成的晶体管，并且作为剩下的晶体管可以使用其沟道形成在由氧化物半导体以外的半导体构成的层或衬底1190中的晶体管。
图17所示的电路1201例如可以使用触发器电路。另外，作为逻辑元件1206例如可以使用反相器或拍频反相器等。
在本发明的一个方式的半导体装置中，在不向存储元件1200供应电源电压的期间，可以由设置在电路1202中的电容元件1208保持储存在电路1201中的数据。
另外，其沟道形成在氧化物半导体中的晶体管的关态电流极小。例如，其沟道形成在氧化物半导体中的晶体管的关态电流比其沟道形成在具有结晶性的硅中的晶体管的关态电流低得多。因此，通过将该晶体管用作晶体管1209，即便在不向存储元件1200供应电源电压的期间也可以长期间保持电容元件1208所保持的信号。因此，存储元件1200在停止供应电源电压的期间也可以保持存储内容(数据)。
另外，由于该存储元件通过设置开关1203及开关1204进行预充电工作，因此可以缩短直到在再次开始供应电源电压之后电路1201重新保持原来的数据为止所需要的时间。
另外，在电路1202中，电容元件1208所保持的信号被输入到晶体管1210的栅极。因此，在再次开始向存储元件1200供应电源电压之后，可以将电容元件1208所保持的信号转换为晶体管1210的状态(导通状态或非导通状态)，并从电路1202读出。因此，即便对应于保持在电容元件1208中的信号的电位稍有变动，也可以准确地读出原来的信号。
通过将这种存储元件1200用于处理器所具有的寄存器或高速缓冲存储器等存储装置，可以防止存储装置内的数据因停止电源电压的供应而消失。另外，可以在再次开始供应电源电压之后在短时间内恢复到停止供应电源之前的状态。因此，在处理器整体或构成处理器的一个或多个逻辑电路中在短时间内也可以停止电源，从而可以抑制功耗。
虽然说明将存储元件1200用于CPU的例子，但也可以将存储元件1200应用于LSI诸如DSP(Digital Signal Processor：数字信号处理器)、定制LSI、PLD(Programmable Logic Device：可编程逻辑器件)等、RF-ID(Radio Frequency Identification：射频识别)。
<显示装置>
下面说明本发明的一个方式的显示装置的结构实例。
[结构实例]
图18A示出本发明的一个方式的显示装置的俯视图。此外，图18B示出将液晶元件用于本发明的一个方式的显示装置的像素时的像素电路。另外，图18C示出将有机EL元件用于本发明的一个方式的显示装置的像素时的像素电路。
用于像素的晶体管可以使用上述晶体管。在此示出使用n沟道晶体管的例子。注意，也可以将通过与用于像素的晶体管相同的工序制造的晶体管用作驱动电路。如此，通过将上述晶体管用于像素或驱动电路，可以制造显示品质和/或可靠性高的显示装置。
图18A示出有源矩阵型显示装置的一个例子。在显示装置的衬底5000上设置有像素部5001、第一扫描线驱动电路5002、第二扫描线驱动电路5003以及信号线驱动电路5004。像素部5001通过多个信号线与信号线驱动电路5004电连接并通过多个扫描线与第一扫描线驱动电路5002及第二扫描线驱动电路5003电连接。另外，在由扫描线和信号线划分的区域中分别设置有包括显示元件的像素。此外，显示装置的衬底5000通过FPC(Flexible Printed Circuit：柔性印刷电路)等连接部与时序控制电路(也称为控制器、控制IC)电连接。
第一扫描线驱动电路5002、第二扫描线驱动电路5003及信号线驱动电路5004与像素部5001形成在同一衬底5000上。因此，与另外制造驱动电路的情况相比，可以减少制造显示装置的成本。此外，在另外制造驱动电路时，布线之间的连接数增加。因此，通过在衬底5000上设置驱动电路，可以减少布线之间的连接数，从而可以使可靠性和/或成品率得到提高。
[液晶显示装置]
此外，图18B示出像素的电路结构的一个例子。在此示出可以应用于VA型液晶显示装置的像素等的像素电路。
这种像素电路可以应用于一个像素包括多个像素电极的结构。各像素电极连接到不同的晶体管，并且各晶体管被构成为能够由不同的栅极信号驱动。由此，可以独立地控制施加到多畴设计的像素的每一个像素电极的信号。
分离晶体管5016的扫描线5012和晶体管5017的扫描线5013以对它们供应不同的栅极信号。另一方面，晶体管5016和晶体管5017共同使用被用作数据线的信号线5014。晶体管5016和晶体管5017适当地使用上述晶体管。由此，可以提供显示品质和/或可靠性高的液晶显示装置。
另外，晶体管5016与第一像素电极电连接，晶体管5017与第二像素电极电连接。第一像素电极与第二像素电极被分离。注意，对第一电极以及第二电极的形状没有特别的限制。例如，第一像素电极可以具有V字形状。
晶体管5016的栅电极与扫描线5012电连接，而晶体管5017的栅电极与扫描线5013电连接。对扫描线5012和扫描线5013供应不同的栅极信号来使晶体管5016和晶体管5017的工作时序互不相同，从而可以控制液晶的取向。
此外，也可以由电容线5010、用作电介质的栅极绝缘体、与第一像素电极或第二像素电极电连接的电容电极形成电容元件。
在多畴结构中，一个像素包括第一液晶元件5018和第二液晶元件5019。第一液晶元件5018由第一像素电极、对置电极和其间的液晶层构成，而第二液晶元件5019由第二像素电极、对置电极和其间的液晶层构成。
另外，本发明的一个方式的显示装置不局限于图18B所示的像素电路。例如，也可以在图18B所示的像素电路中加上开关、电阻元件、电容元件、晶体管、传感器或逻辑电路等。
[有机EL显示装置]
图18C示出像素的电路结构的另一个例子。在此示出使用有机EL元件的显示装置的像素结构。
在有机EL元件中，通过对发光元件施加电压，来自有机EL元件所包括的一对电极的一个的电子和来自该一对电极的另一个的空穴注入包含发光有机化合物的层中，从而电流流过。并且，通过使电子和空穴复合，发光有机化合物形成激发态，在该激发态恢复到基态时发光。根据这种机理，这种发光元件被称为电流激励型发光元件。
图18C是示出可应用的像素电路的一个例子的图。在此示出一个像素使用两个n沟道晶体管的例子。另外，作为n沟道晶体管可以使用上述晶体管。此外，该像素电路可以应用数字时间灰度级驱动。
下面，说明可以应用的像素电路的结构及应用数字时间灰度级驱动时的像素的工作。
像素5020包括开关晶体管5021、驱动晶体管5022、发光元件5024以及电容元件5023。在开关晶体管5021中，栅电极与扫描线5026连接，第一电极(源电极和漏电极中的一个)与信号线5025连接，第二电极(源电极和漏电极中的另一个)与驱动晶体管5022的栅电极连接。在驱动晶体管5022中，栅电极通过电容元件5023与电源线5027连接，第一电极与电源线5027连接，第二电极与发光元件5024的第一电极(像素电极)连接。发光元件5024的第二电极相当于公共电极5028。公共电极5028与形成在同一衬底上的公共电位线电连接。
开关晶体管5021及驱动晶体管5022可以使用上述晶体管。由此，实现显示品质和/或可靠性高的有机EL显示装置。
将发光元件5024的第二电极(公共电极5028)的电位设定为低电源电位。注意，低电源电位是低于供应给电源线5027的高电源电位的电位，例如低电源电位可以为GND、0V等。通过将高电源电位和低电源电位设定为发光元件5024的正向阈值电压以上，并对发光元件5024施加其电位差，在发光元件5024中使电流流过而使发光元件5024发光。注意，发光元件5024的正向电压是指得到所希望的亮度时的电压，至少包括正向阈值电压。
另外，有时通过代替使用驱动晶体管5022的栅极电容省略电容元件5023。驱动晶体管5022的栅极电容也可以形成在沟道形成区和栅电极之间。
接着，说明输入到驱动晶体管5022的信号。在采用电压输入电压驱动方式时，对驱动晶体管5022输入使驱动晶体管5022成为开启或关闭的两种状态的视频信号。另外，为了使驱动晶体管5022在线性区中工作，对驱动晶体管5022的栅电极施加高于电源线5027的电压的电压。此外，对信号线5025施加对电源线电压加上驱动晶体管5022的阈值电压Vth的值以上的电压。
当进行模拟灰度级驱动时，对驱动晶体管5022的栅电极施加对发光元件5024的正向电压加上驱动晶体管5022的阈值电压Vth的值以上的电压。另外，输入视频信号以使驱动晶体管5022在饱和区中工作，在发光元件5024中使电流流过。此外，为了使驱动晶体管5022在饱和区中工作，使电源线5027的电位高于驱动晶体管5022的栅极电位。通过采用模拟方式的视频信号，可以在发光元件5024中使与视频信号对应的电流流过，而进行模拟灰度级驱动。
此外，本发明的一个方式的显示装置不局限于图18C所示的像素结构。例如，还可以在图18C所示的像素电路中加上开关、电阻元件、电容元件、传感器、晶体管或逻辑电路等。
当对图18A至图18C所示的电路应用上述晶体管时，源电极(第一电极)及漏电极(第二电极)分别电连接到低电位一侧及高电位一侧。再者，可以采用能够由控制电路等控制第一栅电极的电位，且对第二栅电极输入低于供应到源电极的电位的电位等如上所示的电位的结构。
<电子设备>
本发明的一个方式的半导体装置可以用于显示设备、个人计算机或具备记录媒体的图像再现装置(典型的是，能够播放记录媒体如数字通用磁盘(DVD：Digital Versatile Disc)等并具有可以显示该图像的显示器的装置)中。另外，作为可以使用本发明的一个方式的半导体装置的电子设备，可以举出移动电话、包括便携式的游戏机、便携式数据终端、电子书阅读器终端、拍摄装置诸如视频摄像机或数码相机等、护目镜型显示器(头戴式显示器)、导航系统、音频再现装置(汽车音响系统、数字音频播放器等)、复印机、传真机、打印机、多功能打印机、自动柜员机(ATM)以及自动售货机等。图19A至图19F示出这些电子设备的具体例子。
图19A是便携式游戏机，其包括外壳901、外壳902、显示部903、显示部904、麦克风905、扬声器906、操作键907以及触屏笔908等。注意，虽然图19A所示的便携式游戏机包括两个显示部903和显示部904，但是便携式游戏机所包括的显示部的个数不限于此。
图19B是便携式数据终端，其包括第一外壳911、第二外壳912、第一显示部913、第二显示部914、连接部915、操作键916等。第一显示部913设置在第一外壳911中，而第二显示部914设置在第二外壳912中。而且，第一外壳911和第二外壳912由连接部915连接，由连接部915可以改变第一外壳911和第二外壳912之间的角度。第一显示部913的影像也可以根据连接部915所形成的第一外壳911和第二外壳912之间的角度切换。另外，也可以对第一显示部913和第二显示部914中的至少一个使用附加有位置输入功能的显示装置。另外，可以通过在显示装置设置触摸屏来附加位置输入功能。或者，也可以通过在显示装置的像素部设置还称为光电传感器的光电转换元件来附加位置输入功能。
图19C是笔记本型个人计算机，其包括外壳921、显示部922、键盘923以及指向装置924等。
图19D是电冷藏冷冻箱，其包括外壳931、冷藏室门932、冷冻室门933等。
图19E是视频摄像机，其包括第一外壳941、第二外壳942、显示部943、操作键944、透镜945、连接部946等。操作键944及透镜945设置在第一外壳941中，而显示部943设置在第二外壳942中。并且，第一外壳941和第二外壳942由连接部946连接，由连接部946可以改变第一外壳941和第二外壳942之间的角度。显示部943的影像也可以根据连接部946所形成的第一外壳941和第二外壳942之间的角度切换。
图19F是一般的汽车，其包括车身951、车轮952、仪表盘953及灯954等。
符号说明
400：衬底；401：绝缘体；402：绝缘体；404：导电体；406a：半导体；406b：半导体；406b1：层；406b2：层；406c：半导体；408：绝缘体；409a：区域；409b：区域；410：绝缘体；410a：绝缘体；410b：绝缘体；412：绝缘体；413：导电体；414：导电体；416：导电体；416a：导电体；416b：导电体；436a：半导体；436b：半导体；436b1：层；436b2：层；440：绝缘体；446：导电体；450：半导体衬底；452：绝缘体；454：导电体；456：区域；460：区域；462：绝缘体；464：绝缘体；466：绝缘体；468：绝缘体；472a：区域；472b：区域；474a：导电体；474b：导电体；474c：导电体；476a：导电体；476b：导电体；478a：导电体；478b：导电体；478c：导电体；480a：导电体；480b：导电体；480c：导电体；490：绝缘体；492：绝缘体；494：绝缘体；496a：导电体；496b：导电体；496c：导电体；496d：导电体；498a：导电体；498b：导电体；498c：导电体；498d：导电体；901：外壳；902：外壳；903：显示部；904：显示部；905：麦克风；906：扬声器；907：操作键；908：触屏笔；911：外壳；912：外壳；913：显示部；914：显示部；915：连接部；916：操作键；921：外壳；922：显示部；923：键盘；924：指向装置；931：外壳；932：冷藏室门；933：冷冻室门；941：外壳；942：外壳；943：显示部；944：操作键；945：透镜；946：连接部；951：车身；952：车轮；953：仪表盘；954：灯；1189：ROM接口；1190：衬底；1191：ALU；1192：ALU控制器；1193：指令译码器；1194：中断控制器；1195：时序控制器；1196：寄存器；1197：寄存器控制器；1198：总线接口；1199：ROM；1200：存储元件；1201：电路；1202：电路；1203：开关；1204：开关；1206：逻辑元件；1207：电容元件；1208：电容元件；1209：晶体管；1210：晶体管；1213：晶体管；1214：晶体管；1220：电路；2100：晶体管；2200：晶体管；3001：布线；3002：布线；3003：布线；3004：布线；3005：布线；3200：晶体管；3300：晶体管；3400：电容元件；5000：衬底；5001：像素部；5002：扫描线驱动电路；5003：扫描线驱动电路；5004：信号线驱动电路；5010：电容线；5012：扫描线；5013：扫描线；5014：信号线；5016：晶体管；5017：晶体管；5018：液晶元件；5019：液晶元件；5020：像素；5021：开关晶体管；5022：驱动晶体管；5023：电容元件；5024：发光元件；5025：信号线；5026：扫描线；5027：电源线；5028：公共电极；5100：颗粒；5120：衬底；5161：区域
本申请基于2014年5月30日提交到日本专利局的日本专利申请No.2014-112242，通过引用将其完整内容并入在此。
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