具有p沟道金属氧化物半导体传输门晶体管的鳍式场效应晶体管静态随机存取存储器器件的制作方法

领域

本公开的各方面涉及半导体器件，尤其涉及鳍式场效应晶体管(FinFET)静态随机存取存储器(SRAM)器件中的p沟道金属氧化物半导体(PMOS)传输门晶体管。

背景技术：

将半导体材料用于电子设备是广泛普及的。许多不同材料(诸如硅(Si)、砷化镓(GaAs)、和其他复合半导体材料)可被用于创建各种类型的器件(诸如发光二极管、晶体管、和太阳能电池)并且还可被用于创建包括许多独立器件的集成电路。

在半导体器件中，通常使用存储器来配置逻辑块的功能以及器件与电路之间的互连的路由。出于功率和大小考虑，SRAM可被用于允许对电路操作的定制。

SRAM存储器可由使用场效应晶体管(FET)组件的互补金属氧化物半导体(CMOS)电路来制造。近来，已经引入了CMOS中晶体管的不同结构，其中晶体管是“鳍”形(3D)结构。这些结构通常被称为“FinFET结构”。

存在一些与CMOS存储器应用相关联的问题。P沟道器件相对于n沟道器件的荷载流子迁移率的差异在较快CMOS存储器应用中被提升。

概述

根据本公开的一方面的互补金属氧化物半导体(CMOS)静态随机存取存储器(SRAM)单元包括位线和字线。此类CMOS SRAM存储器单元进一步包括具有至少第一p沟道器件的CMOS存储器单元，该第一p沟道器件包括不同于该CMOS存储器单元的基板材料的第一沟道材料，该第一沟道材料具有比该基板材料的固有沟道迁移率大的固有沟道迁移率，该第一p沟道器件将该CMOS存储器单元耦合到位线和字线。

根据本公开的另一方面的互补金属氧化物半导体(CMOS)静态随机存取存储器(SRAM)单元包括具有位线和字线的CMOS存储器单元。此类CMOS SRAM存储器单元进一步包括用于将CMOS存储器单元耦合到位线和字线的装置，其中用于耦合的装置具有比该CMOS存储器单元的基板材料的固有沟道迁移率高的固有沟道迁移率。

根据本公开的一方面的用于制作互补金属氧化物半导体(CMOS)静态随机存取存储器(SRAM)单元的方法包括使用第一p沟道器件将CMOS存储器单元耦合到位线。此类方法进一步包括使用第一p沟道器件将该CMOS存储器单元耦合到字线，其中该第一p沟道器件包括不同于基板材料的沟道材料，该沟道材料具有比该基板材料的固有沟道迁移率高的固有沟道迁移率。

这已较宽泛地勾勒出本公开的特征和技术优势以便下面的详细描述可以被更好地理解。本公开的附加特征和优点将在下文描述。本领域技术人员应该领会，本公开可容易地被用作修改或设计用于实施与本公开相同的目的的其他结构的基础。本领域技术人员还应认识到，这样的等效构造并不脱离所附权利要求中所阐述的本公开的教导。被认为是本公开的特性的新颖特征在其组织和操作方法两方面连同进一步的目的和优点在结合附图来考虑以下描述时将被更好地理解。然而，要清楚理解的是，提供每一幅附图均仅用于解说和描述目的，且无意作为对本公开的限定的定义。

附图简述

为了更全面地理解本公开，现在结合附图参阅以下描述。

图1解说了本公开的一方面中的半导体晶片的立体图。

图2解说了根据本公开的一方面的管芯的横截面视图。

图3解说了本公开的一方面中的金属氧化物半导体场效应晶体管(MOSFET)器件的横截面视图。

图4解说了根据本公开的一方面的晶体管。

图5A-5C解说了CMOS存储器单元的示意图。

图6解说了本公开的一方面中的CMOS存储器单元的示意图。

图7A解说了根据本公开的一方面的PMOS器件的横截面视图。

图7B解说了根据本公开的一方面的CMOS存储器单元的俯视图。

图8是解说根据本公开的一方面的用于在半导体基板上制造器件的方法的过程流程图。

图9是示出其中可有利地采用本公开的配置的示例性无线通信系统的框图。

图10是解说根据一种配置的用于半导体组件的电路、布局、以及逻辑设计的设计工作站的框图。

详细描述

以下结合附图阐述的详细描述旨在作为各种配置的描述，而无意表示可实践本文中所描述的概念的仅有的配置。本详细描述包括具体细节以便提供对各种概念的透彻理解。然而，对于本领域技术人员将显而易见的是，没有这些具体细节也可实践这些概念。在一些实例中，以框图形式示出众所周知的结构和组件以避免湮没此类概念。如本文所述的，术语“和/或”的使用旨在表示“可兼性或”，而术语“或”的使用旨在表示“排他性或”。

半导体制造工艺通常被分为三个部分：前端制程(FEOL)、中部制程(MOL)以及后端制程(BEOL)。前端制程包括晶片制备、隔离、阱形成、栅极图案化、间隔物、和掺杂植入。中部制程包括栅极和端子触点形成。后端制程包括形成互连和电介质层以用于耦合至FEOL器件。这些互连可以用使用等离子体增强化学气相沉积法(PECVD)来沉积的层间电介质(ILD)材料的双镶嵌工艺来制造。各种材料可被用在FEOL、MOL、或BEOL工艺中以提高半导体器件的性能。

图1解说了本公开的一方面中的半导体晶片的立体图。晶片100可以是半导体晶片，或者可以是在晶片100的表面上具有一层或多层半导体材料的基板材料。当晶片100是半导体材料时，其可使用切克劳斯基(Czochralski)工艺从籽晶生长，在切克劳斯基工艺中籽晶被浸入半导体材料的熔池中，并且缓慢旋转并从池中被移除。熔融材料随后在晶体的取向上结晶到籽晶上。

晶片100可以是复合材料，诸如砷化镓(GaAs)或氮化镓(GaN)、诸如砷化铟镓(InGaAs)的三元材料、四元材料、或者可以是用于其他半导体材料的基板材料的任何材料。虽然许多材料本质上可以是晶体，但是多结晶或非晶材料也可用于晶片100。

晶片100或耦合到晶片100的各层可被提供有使晶片100更具导电性的材料。作为示例而非限定，硅晶片可以具有添加到晶片100的磷或硼，以允许电荷在晶片100中流动。这些添加剂被称为掺杂剂，并且在晶片100或晶片100的各部分内提供额外的荷载流子(电子或空穴)。通过选择提供额外的荷载流子的区域、提供哪种类型的荷载流子、以及晶片100中附加的荷载流子的量(密度)，可在晶片100中或晶片100上形成不同类型的电子器件。

晶片100具有指示该晶片100的晶向的取向102。取向102可以是如图1中所示的晶片100的平坦边缘，或者可以是槽口或其他标记以解说晶片100的晶向。取向102可指示晶片100中晶格的平面的米勒指数。

米勒指数形成晶格中结晶平面的注释系统。晶格平面可以由三个整数h、k和l指示，这些整数是晶体中平面(hkl)的米勒指数。每个指数表示基于倒易晶格矢量与方向(h,k,l)正交的平面。这些整数通常以最低项写出(例如，它们的最大公约数应为1)。米勒指数(100)表示与方向h正交的平面；指数010表示与方向k正交的平面，并且指数001表示与l正交的平面。对于一些晶体，使用负数(被写为指数上方的逆)，并且对于一些晶体(诸如氮化镓)，可采用三个以上数字以充分描述不同的结晶平面。

一旦按需处理了晶片100，就沿切割线104分割晶片100。切割线104指示晶片100将在何处被分离或者分开成多片。切割线104可限定已在晶片100上制造的各种集成电路的轮廓。

一旦定义了切割线104，晶片100就可被锯成或者以其他方式分成多片以形成管芯106。每个管芯106可以是具有许多器件的集成电路或者可以是单个电子器件。管芯106(其也可被称为芯片或半导体芯片)的物理大小至少部分地取决于将晶片100分成特定大小的能力、以及管芯106被设计成包含个体器件的数量。

一旦晶片100已被分成一个或多个管芯106，管芯106就可被安装到封装中，以允许对在管芯106上制造的器件和/或集成电路的接入。封装可包括单列直插封装、双列直插封装、母板封装、倒装芯片封装、铟点/凸点封装、或者提供对管芯106的接入的其他类型的器件。还可通过线焊、探针、或者其他连接来直接接入管芯106，而无需将管芯106安装到分开的封装中。

图2解说了根据本公开的一方面的管芯106的横截面视图。在管芯106中可存在基板200，其可以是半导体材料和/或可充当对电子器件的机械支持。基板200可以是掺杂的半导体基板，其具有存在于基板200中各处的电子(指定为n型)或空穴(指定为p型)荷载流子。用荷载流子离子/原子对基板200的后续掺杂可改变基板200的电荷携带能力。

在基板200(例如，半导体基板)内，可存在阱202和204，这些阱可以是场效应晶体管(FET)的源极和/或漏极，或者阱202和/或204可以是鳍式构造FET(FinFET)的鳍结构。取决于阱202和/或204的结构和其他特性以及基板200的外围结构，阱202和/或204还可以是其他器件(例如，电阻器、电容器、二极管、或其他电子器件)。

半导体基板还可具有阱206和208。阱208可完全在阱206内，并且在一些情形中，可形成双极结型晶体管(BJT)。阱206还可被用作隔离阱，以将阱208与管芯106内的电场和/或磁场隔离。

层210到214可被添加到管芯106。层210可以是例如氧化物或绝缘层，其可将阱202-208彼此隔离或者与管芯106上的其他器件隔离。在此类情形中，层210可以是二氧化硅、聚合物、电介质、或者另一电绝缘层。层210也可以是互连层，在该情形中，层210可以是导电材料，诸如铜、钨、铝、合金、或者其他类似导电材料。

取决于期望器件特性和/或层210和214的材料，层212也可以是电介质或导电层。层214可以是封装层，其可保护层210和212、以及阱202-208和基板200免受外力。作为示例而非限定，层214可以是保护管芯106免受机械损害的层，或者层214可以是保护管芯106免受电磁或辐射损害的材料层。

在管芯106上设计的电子器件可包括许多特征或结构组件。例如，管芯106可受任何数量的方法作用以将掺杂剂施加到基板200、阱202-208中，并且若期望，施加到层210-214中。作为示例而非限定，管芯106可受离子注入、掺杂剂原子沉积的作用，这些掺杂剂原子通过扩散工艺、化学气相沉积、外延生长、或其他方法被驱入晶格中。通过层210-214的各部分的选择性生长、材料选择以及移除，并且通过基板200和阱202-208的选择性移除、材料选择以及掺杂剂浓度，可在本公开的范围内形成许多不同的结构和电子器件。

此外，基板200、阱202-208、以及层210-214可通过各种工艺被选择性地移除或添加。化学湿法蚀刻、化学机械平坦化(CMP)、等离体子蚀刻、光致抗蚀剂掩模、镶嵌工艺、以及其他方法可创建本公开的结构和器件。

图3解说了本公开的一方面中的金属氧化物半导体场效应晶体管(MOSFET)器件300的横截面视图。MOSFET器件300可具有四个输入端子。四个输入端子是源极302、栅极304、漏极306和基板308。源极302和漏极306可制造为基板308中的阱202和204，或者可制造为基板308上方的区域，或者若期望制造为管芯106上的其它层的一部分。此类其他结构可以是鳍或者从基板308的表面突出的其他结构。此外，基板308可以是管芯106上的基板200，但是基板308也可以是层210-214中耦合到基板200的一层或多层。

MOSFET器件300是单极器件，这是因为取决于MOSFET器件300的类型，电流仅由一种类型的荷载流子(例如，电子或空穴)产生。MOSFET器件300通过控制在源极302与漏极306之间的沟道310中的荷载流子的量来操作。电压V_源极312施加于源极302，电压V_栅极314施加于栅极304，并且电压V_漏极316施加于漏极306。分开的电压V_基板318也可施加于基板308，尽管电压V_基板318可耦合到电压V_源极312、电压V_栅极314或电压V_漏极316中的一个。

为了控制沟道310中的荷载流子，当栅极304累积电荷时电压V_栅极314在沟道310中创建电场。与在栅极304上累积的电荷相反的电荷开始在沟道310中累积。栅极绝缘体320将累积在栅极304上的电荷与源极302、漏极306以及沟道310绝缘。栅极304和沟道310(两者之间具有栅极绝缘体320)创建电容器，并且当电压V_栅极314增加时，充当该电容器的一个极板的栅极304上的荷载流子开始累积。栅极304上电荷的这种累积将相反的荷载流子吸引到沟道310中。最终，足够的荷载流子在沟道310中累积，以提供源极302与漏极306之间的导电路径。该状况可被称为打开FET的沟道。

通过改变电压V_源极312和电压V_漏极316、以及他们与电压V_栅极314的关系，施加于栅极304的打开沟道310的电压量可以变化。例如，电压V_源极312通常具有大于电压V_漏极316的电位。使电压V_源极312与电压V_漏极316之间的电压差更大改变用于打开沟道310的电压V_栅极314的量。此外，较大的电压差将改变使荷载流子移动通过沟道310的电动势的量，从而创建通过沟道310的较大电流。

栅极绝缘体320材料可以是二氧化硅，或者可以是电介质或具有与二氧化硅不同的介电常数(k)的其他材料。此外，栅极绝缘体320可以是材料的组合或者不同的材料层。例如，栅极绝缘体320可以是氧化铝、氧化铪、氮氧化铪、氧化锆、或者这些材料的层叠和/或合金。可使用用于栅极绝缘体320的其他材料，而不会脱离本公开的范围。

通过改变用于栅极绝缘体320的材料、以及栅极绝缘体320的厚度(例如，栅极304与沟道310之间的距离)，栅极304上用于打开沟道310的电荷量可以变化。还解说了示出MOSFET器件300的各端子的符号322。对于n型MOSFET(使用电子作为沟道310中的荷载流子)，向符号322中的基板308端子应用远离栅极304端子的箭头。对于p型MOSFET(使用空穴作为沟道310中的荷载流子)，向符号322中的基板308端子应用指向栅极304端子的箭头。

栅极304也可由不同的材料制成。在一些设计中，栅极304由多结晶硅(polycrystalline silicon)制成，多晶硅也被称为多晶硅(polysilicon)或多晶(poly)，其是硅的导电形式。虽然本文中被称为“多晶”或“多晶硅”，但金属、合金或其他导电材料也被构想为用于如本公开中所描述的栅极304的恰适材料。

在一些MOSFET设计中，在栅极绝缘体320中可能期望高k值材料，并且在此类设计中，可采用其他导电材料。作为示例而非限定，“高k金属栅极”设计可将金属(诸如铜)用于栅极304端子。虽然被称为“金属”，但多结晶材料、合金或其他导电材料也被构想为用于如本公开中所描述的栅极304的恰适材料。

导电互连(例如，迹线)可被用于至MOSFET器件300的互连，或者至管芯106(例如，半导体管芯)中的其他器件的互连。这些导电互连迹线可在层210-214中的一层或多层中，或者可以在管芯106的其他层中。

图4解说了根据本公开的一方面的晶体管。鳍式构造FET(FinFET 400)以与关于图3所描述的MOSFET器件300类似的方式操作。然而，FinFET 400中的鳍402生长或者以其它方式耦合到基板308。鳍402包括源极302、栅极304和漏极306。栅极304通过栅极绝缘体320耦合到鳍402。在FinFET结构中，FinFET 400的物理大小可以小于图3中所示出的MOSFET器件300结构。物理大小的这种减小允许在管芯106上每单位面积更多的器件。

图5A解说了CMOS存储器单元500的示意图。图5A解说了六晶体管(6T)单元(也称为单端口单元)。在图5A中，传输门晶体管502和504是n沟道(NMOS)器件。存储器单元506包括第一p沟道上拉晶体管508和第二p沟道上拉晶体管510，并且还包括第一NMOS下拉晶体管512和第二NMOS下拉晶体管514。第一p沟道上拉晶体管508和第二p沟道上拉晶体管510被耦合到供电电压(VDD)516。另外，第一NMOS下拉晶体管512和第二NMOS下拉晶体管514被耦合到地518。

传输门晶体管502的源极和漏极被耦合在存储器单元506与位线(BL)520之间。传输门晶体管504的源极和漏极被耦合在存储器单元506与位线逆(BLB)522之间。传输门晶体管502和504的栅极被耦合到字线(WL)524。

为了读取存储器单元506，字线524上的电压升高，其可以升高至供电电压516的电压。升高字线524的电压向传输门晶体管502的栅极提供电压。这打开了传输门晶体管502中的沟道。电流从位线520流动经过传输门晶体管502，并且随后流动经过第一NMOS下拉晶体管512至地518。电流路径526被示出以指示在读操作期间经过CMOS存储器单元500的电流流动的方向和路径。

图5B解说了八晶体管(8T)(双端口)CMOS存储器单元528。在CMOS存储器单元528中，附加NMOS晶体管530和532被用于读取存储器单元506。为了读取存储器单元506，读位线(RBL)534被设为高，并且读字线(RWL)536也被设为高，其可以至VDD 516。这允许电流路径526被打开并且存储器单元506被读取。

图5C解说了十晶体管(10T)(三端口)CMOS存储器单元538。在CMOS存储器单元538中，两个额外的附加NMOS晶体管540和542被用于读取存储器单元506。为了读取存储器单元506，第二读位线(RBL2)544被设为高，并且读字线(RWL2)546也被设为高，其可以至VDD 516。这允许电流路径548被打开并且存储器单元506被读取。

图6解说了本公开的一方面中的CMOS存储器单元600的示意图。在图6中，p沟道(PMOS)器件被用作用于CMOS存储器单元600的第一PMOS传输门器件602和第二PMOS传输门器件604。第一PMOS传输门器件602和第二PMOS传输门器件604在图6中被示为晶体管，但可以是其他器件。当在CMOS存储器单元600上执行读操作时，字线524上的电压被减小而非增加。字线524上的电压可被减小至零伏。此外，位线520和位线逆522上的电压也被减小，并且也可被减小至零伏。这些电压条件打开第一PMOS传输门器件602中的沟道。电流从位线520流动经过第一PMOS传输门器件602，并且随后经过第一p沟道上拉晶体管508至供电电压(VDD)518。本公开构想了将PMOS器件用于传输门器件602和/或604，以及替换地或共同地将本公开的范围内的PMOS器件用于晶体管530、532、540和/或542。

图7A解说了根据本公开的一方面的PMOS器件的横截面视图。PMOS MOSFET器件700包括源极702、栅极704、漏极706、和半导体基板708。虽然被示为平面器件，但是PMOS MOSFET器件700可以是FinFET器件或环栅(gate-all-around)纳米线器件而不脱离本公开的范围。

在PMOS MOSFET器件700中，通过沟道的电流由空穴产生，并且由此源极702和漏极706是在原子外壳中缺失价电子的材料。在基于硅的PMOS器件中，源极702和漏极706可以是掺杂的硅，其中(诸)掺杂剂来自周期表的III族(即，硼、铝、镓、铟、和/或碲)。在其他半导体材料系统中，用作掺杂剂或者用作底层材料的材料可以来自其他周期表族。

在PMOS MOSFET器件700中，源极702和/或漏极706可以包括应力源几何结构和/或应力源材料以增加沟道710中的荷载流子迁移率。作为示例而非限定，在包括硅的半导体基板708中，硅锗(SiGe)可以是源极702和/或漏极706中的材料以提供沟道710上的应力。晶格几何结构的差异以及SiGe与硅之间的原子大小和原子键长度的差异提供了沟道710上的压应力。沟道710上的应力增加了通过沟道710的空穴迁移率。

如图7A中所示，源极702和/或漏极706还可具有不规则形状(诸如锯齿形状、凹槽、弯曲形状、或位于栅极704下方的源极702和/或漏极706的其他形状或部分)。此类应力源区域712有助于增加沟道710上的应力。

在本公开的一方面，沟道710还可以包括不同材料以增加沟道710中的应力。例如，SiGe还可以在沟道710中以提供沟道710各处的附加应力，这将进一步增加PMOS MOSFET器件700中的空穴迁移率。应力源区域712和沟道710、源极702、和/或漏极706中的不同材料使通过PMOS MOSFET器件700的载流子迁移率增大超过(例如，基于硅的MOSFET器件中的)包括硅的沟道710的载流子迁移率。换言之，沟道710可具有具备比半导体基板708的固有沟道迁移率大的固有沟道迁移率的材料、几何形状、或其他属性。

因为NMOS器件和PMOS器件具有不同荷载流子迁移率，所以与用于NMOS器件不同的材料可被用于PMOS器件。PMOS器件中的材料中的一种材料是硅锗(SiGe)，但是其他材料(诸如III族-V族(III-V)二元材料、II-VI材料、或具有比硅的沟道迁移率高的沟道迁移率的其他材料)可在CMOS器件的p沟道器件部分被采用。

通过增加PMOS MOSFET器件700的沟道710荷载流子迁移率，当PMOS MOSFET器件700被用作第一PMOS传输门器件602和/或第二PMOS传输门器件604、或者用作第一p沟道上拉晶体管508和/或第二p沟道上拉晶体管510时，通过CMOS器件的PMOS部分的载流子迁移率被增加。由此，针对读操作的通过CMOS存储器单元600的速度被增加。类似的速度增加被实现以用于写操作，因为电流正流动经过具有比CMOS存储器单元中的硅NMOS器件的载流子迁移率大的载流子迁移率的器件。

因为这些改进在位单元等级处，所以总体静态随机存取存储器(SRAM)位单元/阵列性能和可靠性被改进。这些改进将适用而不论器件的缩放，因为材料不像其他速度改进技术一样受光刻影响。

虽然在图5、6、和7A中描述了SiGe，但是具有比硅的载流子迁移率高的载流子迁移率的任何其他半导体材料组成可以实现本公开的改进和结构。具有通过CMOS存储器单元600内的多个器件的较大载流子迁移率增加了读/写速度并且改进了NMOS传输门器件上的单元写余量。这种技术还改进了较小几何结构(例如，低于14纳米)中的FinFET性能，在较小几何结构中SRAM性能因供电电压缩放和较高电流变化而趋向于降级。

作为示例而非限定，CMOS存储器单元600中的SiGe PMOS上拉(PU)晶体管(例如，第一p沟道上拉晶体管508和/或第二p沟道上拉晶体管510)将SRAM位单元的最小读电压(读Vmin)改进约10％。SiGe PMOS传输门(PG)晶体管602/604改进了SRAM读性能和写余量(WRM)(例如，分别改进约20％和约40％)。

Si-Ge沟道PMOS传输门晶体管602/604还提供了对抗负偏置温度不敏感性(NBTI)降级的内置保护带。NBTI使CMOS存储器单元600的读稳定性(例如，最小读电压，Vmin)随时间严重降级。这种可靠性改进基于传输门和上拉晶体管中的栅极电介质中的沟道载流子与缺陷之间的减少的交互。这些性能增强可在任何CMOS SRAM存储器单元(诸如6T SRAM单元、8T SRAM单元、和10T SRAM单元)中被实现。此外，SRAM单元可以是平面器件、FinFET器件、或环栅纳米线器件。

图7B解说了根据本公开的一方面的CMOS存储器单元的俯视图。CMOS存储器单元500包括n阱714和n阱716。PMOS MOSFET器件700可被包括在n阱714和716内。在n阱714中，器件(例如，第一PMOS传输门器件602和第一p沟道上拉晶体管508)被耦合到位线520、供电电压516(例如，VDD)和字线524。在n阱716中，器件(例如，第二PMOS传输门器件604和第二p沟道上拉晶体管510)被耦合到位线逆522、供电电压516和字线524。CMOS存储器单元500还包括耦合到V_SS(例如，地518)并且耦合到n阱714和716的第一NMOS下拉晶体管512和第二NMOS下拉晶体管514，如图6中所示。

图8是解说根据本公开的一方面的用于在半导体基板上制造器件的方法800的过程流程图。在框802，使用第一p沟道器件将CMOS存储器单元耦合到位线。在框804，使用第一p沟道器件将CMOS存储器单元耦合到字线。该第一p沟道器件包括不同于CMOS存储器单元的基板材料的第一沟道材料。该第一沟道材料具有比基板材料的固有沟道迁移率大的固有沟道迁移率。另外，该第一p沟道器件将CMOS存储器单元耦合到位线和字线，例如，如图6中所示。

根据本公开的进一步方面，描述了一种互补金属氧化物半导体(CMOS)静态随机存取存储器(SRAM)单元。在一种配置中，该CMOS SRAM单元包括具有位线和字线的CMOS存储器单元。该CMOS SRAM单元例如可以是如图5中所示的存储器单元506。该CMOS SRAM单元还包括位线和字线。该位线可以是位线520并且该字线可以是字线524，如图5中所示。该CMOS SRAM单元还包括用于将CMOS存储器单元耦合到位线和字线的装置。该用于耦合的装置具有比CMOS存储器单元的基板的固有沟道迁移率大的固有沟道迁移率。该耦合装置例如可以是如图6中所示的第一PMOS传输门器件602。在另一方面中，前述装置可以是被配置成执行由前述装置叙述的功能的任何模块或任何设备。

图9是示出其中可有利地采用本公开的一方面的示例性无线通信系统900的框图。出于解说目的，图9示出了三个远程单元920、930和950以及两个基站940。将认识到，无线通信系统可具有远多于此的远程单元和基站。远程单元920、930和950包括包含所公开的PMOS晶体管的IC设备925A、925C和925B。将认识到，其他设备也可包括所公开的PMOS晶体管，诸如基站、交换设备、和网络装备。图9示出了从基站940到远程单元920、930和950的前向链路信号980，以及从远程单元920、930和950到基站940的反向链路信号990。

在图9中，远程单元920被示为移动电话，远程单元930被示为便携式计算机，并且远程单元950被示为无线本地环路系统中的固定位置远程单元。例如，远程单元可以是移动电话、手持式个人通信系统(PCS)单元、便携式数据单元(诸如个人数据助理)、启用GPS的设备、导航设备、机顶盒、音乐播放器、视频播放器、娱乐单元、固定位置数据单元(诸如仪表读数装备)、或者存储或取回数据或计算机指令的其他设备、或者其组合。尽管图9解说了根据本公开的各方面的远程单元，但本公开并不被限定于所解说的这些示例性单元。本公开的各方面可以合适地在包括所公开的器件的许多器件中使用。

图10是解说用于半导体组件(诸如以上公开的器件)的电路、布局和逻辑设计的设计工作站的框图。设计工作站1000包括硬盘1002，该硬盘1002包含操作系统软件、支持文件、以及设计软件(诸如Cadence或OrCAD)。设计工作站1000还包括促成对电路1006或半导体组件1008(诸如本公开的PMOS晶体管)的设计的显示器1004。提供存储介质1010以用于有形地存储电路1006或半导体组件1008的设计。电路1006或半导体组件1008的设计可以文件格式(诸如GDSII或GERBER)被存储在存储介质1010上。存储介质1010可以是CD-ROM、DVD、硬盘、闪存、或者其他合适的设备。此外，设计工作站1000包括用于从存储介质1010接受输入或者将输出写到存储介质1010的驱动装置1012。

存储介质1010上记录的数据可指定逻辑电路配置、用于光刻掩模的图案数据、或者用于串写工具(诸如电子束光刻)的掩模图案数据。该数据可进一步包括与逻辑仿真相关联的逻辑验证数据，诸如时序图或网电路。在存储介质1010上提供数据通过减少用于设计半导体晶片的工艺数目来促成电路1006或半导体组件1008的设计。

对于固件和/或软件实现，这些方法体系可以用执行本文所描述功能的模块(例如，规程、函数等等)来实现。有形地体现指令的机器可读介质可被用来实现本文所述的方法体系。例如，软件代码可被存储在存储器中并由处理器单元来执行。存储器可以在处理器单元内或在处理器单元外部实现。如本文所用的，术语“存储器”是指长期、短期、易失性、非易失性类型存储器、或其他存储器，而并不限于特定类型的存储器或存储器数目、或记忆存储在其上的介质的类型。

如果以固件和/或软件实现，则功能可作为一条或多条指令或代码存储在计算机可读介质上。示例包括编码有数据结构的计算机可读介质和编码有计算机程序的计算机可读介质。计算机可读介质包括物理计算机存储介质。存储介质可以是能被计算机存取的可用介质。作为示例而非限定，此类计算机可读介质可包括RAM、ROM、EEPROM、CD-ROM或其他光盘存储、磁盘存储或其他磁存储设备、或能被用来存储指令或数据结构形式的期望程序代码且能被计算机访问的其他介质；如本文中所使用的盘(disk)和碟(disc)包括压缩碟(CD)、激光碟、光碟、数字多用碟(DVD)、软盘和蓝光碟，其中盘常常磁性地再现数据，而碟用激光光学地再现数据。上述的组合应当也被包括在计算机可读介质的范围内。

除了存储在计算机可读介质上，指令和/或数据还可作为包括在通信装置中的传输介质上的信号来提供。例如，通信装置可包括具有指示指令和数据的信号的收发机。这些指令和数据被配置成使一个或多个处理器实现权利要求中叙述的功能。

尽管已详细描述了本公开及其优势，但是应当理解，可在本文中作出各种改变、替代和变更而不会脱离如由所附权利要求所定义的本公开的技术。例如，诸如“上方”和“下方”之类的关系术语是关于基板或电子器件使用的。当然，如果该基板或电子器件被颠倒，则上方变成下方，反之亦然。此外，如果是侧面取向的，则上方和下方可指代基板或电子器件的侧面。而且，本申请的范围并非旨在被限定于说明书中所描述的过程、机器、制造、物质组成、装置、方法和步骤的特定配置。如本领域的普通技术人员将容易从本公开领会到的，根据本公开，可以利用现存或今后开发的与本文所描述的相应配置执行基本相同的功能或实现基本相同结果的过程、机器、制造、物质组成、装置、方法或步骤。因此，所附权利要求旨在将这样的过程、机器、制造、物质组成、装置、方法或步骤包括在其范围内。

技术人员将进一步领会，结合本文的公开所描述的各种解说性逻辑框、模块、电路、和算法步骤可被实现为电子硬件、计算机软件、或两者的组合。为清楚地解说硬件与软件的这一可互换性，各种解说性组件、块、模块、电路、以及步骤在上面是以其功能性的形式作一般化描述的。此类功能性是被实现为硬件还是软件取决于具体应用和施加于整体系统的设计约束。技术人员可针对每种特定应用以不同方式来实现所描述的功能性，但此类实现决策不应被解读为致使脱离本公开的范围。

结合本文的公开所描述的各种解说性逻辑框、模块、以及电路可用设计成执行本文中描述的功能的通用处理器、数字信号处理器(DSP)、专用集成电路(ASIC)、现场可编程门阵列(FPGA)或其他可编程逻辑器件、分立的门或晶体管逻辑、分立的硬件组件、或其任何组合来实现或执行。通用处理器可以是微处理器，但在替换方案中，处理器可以是任何常规的处理器、控制器、微控制器、或状态机。处理器还可被实现为计算设备的组合(例如，DSP与微处理器的组合、多个微处理器、与DSP核心协同的一个或多个微处理器、或者任何其他此类配置)。

结合本公开所描述的方法或算法的步骤可直接在硬件中、在由处理器执行的软件模块中、或在这两者的组合中体现。软件模块可驻留在RAM、闪存、ROM、EPROM、EEPROM、寄存器、硬盘、可移动盘、CD-ROM或本领域中所知的任何其他形式的存储介质中。示例性存储介质耦合到处理器以使得该处理器能从/向该存储介质读写信息。在替换方案中，存储介质可以被整合到处理器。处理器和存储介质可驻留在ASIC中。ASIC可驻留在用户终端中。替换地，处理器和存储介质可作为分立组件驻留在用户终端中。

在一个或多个示例性设计中，所描述的功能可以在硬件、软件、固件、或其任何组合中实现。如果在软件中实现，则各功能可以作为一条或多条指令或代码存储在计算机可读介质上或藉其进行传送。计算机可读介质包括计算机存储介质和通信介质两者，包括促成计算机程序从一地向另一地转移的任何介质。存储介质可以是可被通用或专用计算机访问的任何可用介质。作为示例而非限定，这样的计算机可读介质可以包括RAM、ROM、EEPROM、CD-ROM或其他光盘存储、磁盘存储或其他磁存储设备、或能被用来携带或存储指令或数据结构形式的指定程序代码手段且能被通用或专用计算机、或者通用或专用处理器访问的任何其他介质。任何连接也被正当地称为计算机可读介质。例如，如果软件是使用同轴电缆、光纤电缆、双绞线、数字订户线(DSL)、或诸如红外、无线电、以及微波之类的无线技术从web网站、服务器、或其他远程源传送而来，则该同轴电缆、光纤电缆、双绞线、DSL、或诸如红外、无线电、以及微波之类的无线技术就被包括在介质的定义之中。如本文中所使用的盘(disk)和碟(disc)包括压缩碟(CD)、激光碟、光碟、数字多用碟(DVD)、软盘和蓝光碟，其中盘(disk)往往以磁的方式再现数据而碟(disc)用激光以光学方式再现数据。上述的组合应当也被包括在计算机可读介质的范围内。

提供对本公开的先前描述是为使得本领域任何技术人员皆能够制作或使用本公开。对本公开的各种修改对本领域技术人员而言将容易是显而易见的，并且本文中所定义的普适原理可被应用到其他变型而不会脱离本公开的精神或范围。因此，本公开并非旨在被限定于本文中所描述的示例和设计，而是应被授予与本文中所公开的原理和新颖性特征相一致的最广范围。