一种SOI六晶体管静态随机存储器单元及其制作方法与流程

本发明属于存储器设计及制作领域，涉及一种soi六晶体管静态随机存储器单元及其制作方法。

背景技术：

在航天电子系统中，静态随机存储器(staticrandomaccessmemory，sram)常常因其工作速度快、工艺与传统cmos兼容等优点而受到广泛应用；由于航天电子系统工作环境恶劣，sram常常受到粒子辐射而导致其单元性能影响而使得整个存储器性能发生退化。目前常用的静态随机存储器单元主要采用六晶体管类型，由两个上拉p型晶体管、两个下拉n型晶体管和两个传输门n型晶体管构成，字线控制两个传输门n型晶体管的开关，通过位线写入或读出存储数据，其中，这六个晶体管均采用普通mos管。

最常见的辐射效应为总剂量效应和单粒子效应。由于相对体硅工艺而言，soi器件在顶层硅和衬底之间添加一层box绝缘层，从而彻底地抑制了体硅中容易发生的单粒子栓锁现象；另外，这box绝缘层，使得单粒子效应产生的电荷数较少而使得soi器件在单粒子效应下情况有所缓解。所以，soi器件的总剂量效应较单粒子效应得到较多关注，也是亟待解决的问题。另一方面，soi器件的浮体效应也是由于box绝缘层而带来的负面影响。总剂量效应发生时，粒子提供额外能量，使得绝缘体材料某些电子被电离出来，形成电子空穴对，一部分电子和空穴复合后，还有一部分电子空穴对自由移动。在电场作用下，由于电子迁移率较高，不易受其俘获，容易从绝缘材料中释放掉，但空穴较容易被俘获，最终形成界面态、固定正电荷；这些电荷使得器件(nmos晶体管中较为明显)本身阈值电压、漏电发生变化，从而使单元性能发生变化。

随着工艺节点发展，一般认为当栅氧厚度小于3nm时，总剂量造成栅氧中的积累电荷不足以引发阈值电压、漏电变化，故可以忽略掉。soi器件中绝缘材料只存在栅氧和场氧两种情况，所以，总剂量效应对soimos器件造成的影响主要通过场氧表现出来。

普通soimos器件由于总剂量效应而引发的漏电可以通过图1说明，图1中示出了soimos器件的栅区101、源区102及漏区103，其中，场氧与si界面产生的电荷导致侧壁漏电和box漏电。图1中还示出了部分漏电流ia及ia’。为了更好说明其漏电情况，请参阅图2，其显示为图1所示结构的a-a’向剖面图的一部分，包括源区102、栅氧104、浅沟槽隔离结构105(shallowtrenchinsulation，简称sti)及埋氧层106(buriedoxide，简称box)；如图2所示，侧壁漏电大致可以分为栅氧与浅沟槽隔离结构接触部分、浅沟槽隔离结构、浅沟槽隔离结构与埋氧层接触部分以及埋氧层接触部分漏电，简称为上边角、侧壁、下边角以及box漏电。

为了解决总剂量效应导致存储器单元性能退化情况，通常使用h型栅结构来进行加固。如图3所示，在h栅的两端形成的重掺杂p型区与栅氧下面的p型体区相连。因为h栅两端的体接触区107部分改为重掺杂p型区，而非绝缘体材料，从而抑制总剂量效应带来的电荷积累，使得漏电减少。请参阅图4，显示为图3所示结构的b-b’向剖面图的一部分，其中，h栅对应的漏电主要为box漏电以及少量的下边角漏电。虽然h栅可以解决上边角以及侧壁漏电和大部分下边角漏电问题，但是其box漏电以及少量的下边角漏电情况仍然存在；并且其器件面积大大增加。

因此，如何提供一种soi六晶体管静态随机存储器单元及其制作方法，在保证不增加芯片面积的前提下有效抑制soi静态随机存储器单元的总剂量效应，成为本领域技术人员亟待解决的一个重要技术问题。

技术实现要素：

鉴于以上所述现有技术的缺点，本发明的目的在于提供一种soi六晶体管静态随机存储器单元及其制作方法，用于解决现有技术中soi六晶体管静态随机存储器单元由于总剂量效应导致漏电增加的问题。

为实现上述目的及其他相关目的，本发明提供一种soi六晶体管静态随机存储器单元，所述soi六晶体管静态随机存储器单元包括：

第一反相器，由第一pmos晶体管及第一nmos晶体管组成；

第二反相器，由第二pmos晶体管及第二nmos晶体管组成；

获取管，由第三nmos晶体管及第四nmos晶体管组成；所述第三nmos管的源极连接至所述第一反相器的输出端及所述第二反相器的输入端，栅极连接至存储器的字线，漏极连接至存储器的位线；所述第四nmos晶体管的源极连接至所述第二反相器的输出端及所述第一反相器的输入端，栅极连接至存储器的字线，漏极连接至存储器的反位线；

其中，所述第一、第二pmos晶体管及第一、第二nmos晶体管的源极均采用加固源区；对于nmos晶体管，所述加固源区包括第一重掺杂n型区、第一重掺杂p型区以及浅n型区，且所述第一重掺杂p型区包围所述第一重掺杂n型区的纵向两端及底部；对于pmos晶体管，所述加固源区包括第二重掺杂p型区、第二重掺杂n型区以及浅p型区，且所述第二重掺杂n型区包围所述第二重掺杂p型区的纵向两端及底部。

可选的，所述加固源区上部形成有金属硅化物；对于nmos晶体管，所述第一重掺杂n型区及第一重掺杂p型区均与所述金属硅化物相接触，且所述浅n型区的横向两端分别与所述金属硅化物及所述nmos晶体管的体区相接触；对于pmos晶体管，所述第二重掺杂p型区及第二重掺杂n型区均与所述金属硅化物相接触，且所述浅p型区的横向两端分别与所述金属硅化物及所述pmos晶体管的体区相接触。

可选的，所述金属硅化物选自硅化钴及硅化钛中的任意一种。

可选的，所述第一、第二pmos晶体管及第一、第二nmos晶体管的漏极上部均形成有金属硅化物。

可选的，所述soi六晶体管静态随机存储器单元采用自下而上依次包括背衬底、绝缘埋层及顶层硅的soi衬底，各晶体管所在有源区之间通过上下贯穿所述顶层硅的浅沟槽隔离结构隔离。

可选的，所述第三nmos晶体管及第四nmos晶体管的源极至少有一个采用所述加固源区。

可选的，所述第三nmos晶体管及第四nmos晶体管中至少有一个采用普通栅nmos管、t型栅nmos管或h型栅nmos管。

本发明还提供一种soi六晶体管静态随机存储器单元的制作方法，包括如下步骤：

s1：提供一自下而上依次包括背衬底、绝缘埋层及顶层硅的soi衬底，在所述顶层硅中制作浅沟槽隔离结构，定义出有源区；

s2：依据所述有源区的位置在所述顶层硅中制作n阱、第一p阱及第二p阱，其中，所述n阱位于所述第一p阱及第二p阱之间；

s3：在所述n阱中制作第一pmos晶体管及第二pmos晶体管；在所述第一p阱中制作第一nmos晶体管及第三nmos晶体管；在所述第二p阱中制作第二nmos晶体管及第四nmos晶体管；其中，所述第一pmos晶体管、第一nmos晶体管、第二pmos晶体管及第二nmos晶体管的源极均采用加固源区；对于nmos晶体管，所述加固源区包括第一重掺杂n型区、第一重掺杂p型区以及浅n型区，且所述第一重掺杂p型区包围所述第一重掺杂n型区的纵向两端及底部；对于pmos晶体管，所述加固源区包括第二重掺杂p型区、第二重掺杂n型区以及浅p型区，且所述第二重掺杂n型区包围所述第二重掺杂p型区的纵向两端及底部；

s4：制作金属过孔及相应金属连线，以完成所述存储器单元的制作。

可选的，所述步骤s3包括步骤：

s3-1：形成跨越所述第一p阱及所述n阱的第一栅极及跨越所述n阱及第二p阱的第二栅极，并在所述第一p阱预设位置形成第三栅极，在所述第二p阱预设位置形成第四栅极；所述第一栅极为所述第一nmos晶体管及所述第一pmos晶体管所共用；所述第二栅极为所述第二nmos晶体管及所述第二pmos晶体管所共用；

s3-2：在所述第一、第二p阱预设位置进行n型轻掺杂，形成所述第一、第二、第三及第四nmos晶体管的浅n型区；在所述n阱预设位置进行p型轻掺杂，形成所述第一、第二pmos晶体管的浅p型区；

s3-3：在所述第一、第二、第三、第四栅极周围形成侧墙隔离结构，并在所述第一、第二p阱预设位置进行p型重掺杂，形成所述第一、第二nmos晶体管的加固源区中的所述第一重掺杂p型区的中间部分；在所述n阱预设位置进行n型重掺杂，形成所述第一、第二pmos晶体管的加固源区中的所述第二重掺杂n型区的中间部分；

s3-4：在所述第一、第二p阱中位于所述第一重掺杂p型区上方的区域进行n型重掺杂，形成所述第一、第二nmos晶体管的加固源区中的所述第一重掺杂n型区；在所述n阱中位于所述第二重掺杂n型区上方的区域进行p型重掺杂，形成所述第一、第二pmos晶体管的加固源区中的所述第二重掺杂p型区；

s3-5：在所述第一、第二p阱预设位置进行p型重掺杂，形成所述第一、第二nmos晶体管的加固源区中的所述第一重掺杂p型区的两端部分；在所述n阱预设位置进行n型重掺杂，形成所述第一、第二pmos晶体管的加固源区中的所述第二重掺杂n型区的两端部分。

可选的，于所述步骤s3-3中，采用一道在所述加固源区纵向中间段设有开口的掩膜版，经由该掩膜版垂直地进行离子注入，完成所述p型重掺杂或所述n型重掺杂。

可选的，所述离子注入的浓度范围是1e15-9e15/cm²。

可选的，于所述步骤s3-4中，还包括在所述第一、第二p阱预设位置进行n型重掺杂以形成所述第一、第二、第三、第四nmos晶体管漏极及所述第三、第四nmos晶体管源极，在所述n阱预设位置进行p型重掺杂以形成所述第一、第二pmos晶体管漏极的步骤。

可选的，所述第一nmos晶体管的漏极与所述第三nmos晶体管的源极共用；所述第二nmos晶体管的漏极与所述第四nmos晶体管的源极共用。

可选的，于所述步骤s3中，还包括在所述加固源区上部形成金属硅化物的步骤；对于nmos晶体管，所述金属硅化物与所述加固源区的第一重掺杂n型区、第一重掺杂p型区以及浅n型区均互相接触；对于pmos晶体管，所述金属硅化物与所述加固源区的第二重掺杂p型区、第二重掺杂n型区以及浅p型区均互相接触。

可选的，通过在所述加固源区上形成金属层，并热处理使所述金属层与其下的si材料反应，生成所述金属硅化物。

可选的，所述热处理的温度范围是700-900℃，时间为50-70秒。

可选的，于所述步骤s3中，还包括在所述第一、第二pmos晶体管及第一、第二nmos晶体管的漏极与栅极上部形成金属硅化物的步骤，以及在所述第三、第四nmos晶体管的源极与漏极上部形成金属硅化物的步骤。

可选的，所述第一nmos晶体管与所述第一pmos晶体管互连形成第一反相器；所述第二nmos晶体管与所述第二pmos晶体管互连形成第二反相器；所述第三nmos管的源极连接至所述第一反相器的输出端及所述第二反相器的输入端，栅极连接至存储器的字线，漏极连接至存储器的位线；所述第四nmos晶体管的源极连接至所述第二反相器的输出端及所述第一反相器的输入端，栅极连接至存储器的字线，漏极连接至存储器的反位线。

可选的，所述第一、第二、第三、第四栅极均包括栅介质层及位于所述栅介质层上的多晶硅层。

如上所述，本发明的soi六晶体管静态随机存储器单元及其制作方法，具有以下有益效果：所述soi六晶体管静态随机存储器单元中，组成第一反相器及第二反相器的四个晶体管的源极均采用加固源区，对于nmos晶体管，所述加固源区包括第一重掺杂n型区、第一重掺杂p型区以及浅n型区，且所述第一重掺杂p型区包围所述第一重掺杂n型区的纵向两端及底部；对于pmos晶体管，所述加固源区包括第二重掺杂p型区、第二重掺杂n型区以及浅p型区，且所述第二重掺杂n型区包围所述第二重掺杂p型区的纵向两端及底部。这种加固源区在不增加器件的面积的情况下可有效抑制soi器件的总剂量效应导致的box漏电、上下边角漏电及侧壁漏电。并且本发明在有效抑制总剂量效应的同时，还可以抑制晶体管的浮体效应。本发明消除了传统抗总剂量加固结构增加芯片面积以及无法全面抑制总剂量效应导致的漏电的缺点，且本发明还具有制造工艺简单、与常规cmos工艺相兼容等优点。

附图说明

图1显示为现有技术中普通soimos器件的俯视结构图。

图2显示为图1所示结构的a-a’向剖面图。

图3显示为现有技术中的h栅soimos器件的俯视结构图。

图4显示为图3所示结构的b-b’向剖面图。

图5显示为本发明的soi六晶体管静态随机存储器单元的电路原理示意图。

图6显示为本发明的soi六晶体管静态随机存储器单元中具有加固源区的nmos晶体管的俯视结构示意图。

图7-图9分别显示为图6所示结构的c-c’向、d-d’向及e-e’向剖面图。

图10-图12分别显示为采用普通栅、t型栅及h型栅的nmos晶体管结构示意图。

图13-图20显示为本发明的soi六晶体管静态随机存储器单元的制作方法中各步骤所呈现的俯视结构示意图。

元件标号说明

101栅区

102源区

103漏区

104栅氧

105浅沟槽隔离结构

106埋氧层

107体接触区

201第一反相器

2011第一pmos晶体管

2012第一nmos晶体管

202第二反相器

2021第二pmos晶体管

2022第二nmos晶体管

203获取管

2031第三nmos晶体管

2032第四nmos晶体管

204加固源区

2041第一重掺杂n型区

2042第一重掺杂p型区

2043浅n型区

205漏极

206栅极

2061栅介质层

2062多晶硅层

207体区

208背衬底

209绝缘埋层

210浅沟槽隔离结构

211侧墙隔离结构

212金属硅化物

213普通栅

214t型栅

215h型栅

216源区

217漏区

218体接触区

20a，20b，20c，20d有源区

30n阱

40a第一p阱

40b第二p阱

50a第一栅极

50b第二栅极

50c第三栅极

50d第四栅极

60a，60b浅n型区

70a，70b浅p型区

80a，80b第一重掺杂p型区的中间部分

80a’，80b’第一重掺杂p型区的两端部分

90a，90b第二重掺杂n型区的中间部分

90a’，90b’第二重掺杂n型区的两端部分

91a，91b第一重掺杂n型区

92a，92b第二重掺杂p型区

具体实施方式

以下通过特定的具体实例说明本发明的实施方式，本领域技术人员可由本说明书所揭露的内容轻易地了解本发明的其他优点与功效。本发明还可以通过另外不同的具体实施方式加以实施或应用，本说明书中的各项细节也可以基于不同观点与应用，在没有背离本发明的精神下进行各种修饰或改变。

请参阅图5至图20。需要说明的是，本实施例中所提供的图示仅以示意方式说明本发明的基本构想，遂图式中仅显示与本发明中有关的组件而非按照实际实施时的组件数目、形状及尺寸绘制，其实际实施时各组件的型态、数量及比例可为一种随意的改变，且其组件布局型态也可能更为复杂。

实施例一

本发明提供一种soi六晶体管静态随机存储器单元，请参阅图5，显示为所述soi六晶体管静态随机存储器单元的电路原理示意图，包括：

第一反相器201，由第一pmos晶体管2011及第一nmos晶体管2012组成；

第二反相器202，由第二pmos晶体管2021及第二nmos晶体管2022组成；

获取管203，由第三nmos晶体管2031及第四nmos晶体管2032组成；所述第三nmos管的源极连接至所述第一反相器的输出端及所述第二反相器的输入端，栅极连接至存储器的字线wl，漏极连接至存储器的位线bl；所述第四nmos晶体管的源极连接至所述第二反相器的输出端及所述第一反相器的输入端，栅极连接至存储器的字线，漏极连接至存储器的反位线blb。

作为示例，所述第一pmos晶体管2011及第二pmos晶体管2021的源极均与电源端vdd连接，漏极分别与所述第一nmos晶体管2012及第二nmos晶体管2022的漏极相连，作为反相器的输出端。所述第一pmos晶体管2011及第二pmos晶体管2021的栅极分别与所述第一nmos晶体管2012及第二nmos晶体管2022的栅极相连，作为反相器的输入端。所述第一nmos晶体管2012及第二nmos晶体管2022的源极均接地线gnd，以实现第一反相器201及第二反相器202的功能。图5中还示出了第一存储节点q及第二存储节点qb的位置。

特别的，所述第一反相器201及第二反相器202中，所述第一、第二pmos晶体管2011、2021及第一、第二nmos晶体管2012、2022的源极均采用加固源区，其中，对于nmos晶体管，所述加固源区包括第一重掺杂n型区、第一重掺杂p型区以及浅n型区，且所述第一重掺杂p型区包围所述第一重掺杂n型区的纵向两端及底部；对于pmos晶体管，所述加固源区包括第二重掺杂p型区、第二重掺杂n型区以及浅p型区，且所述第二重掺杂n型区包围所述第二重掺杂p型区的纵向两端及底部。

需要指出的是，本发明，与晶体管源漏方向平行称之为“横向”，与晶体管源漏方向垂直称之为“纵向”。

作为示例，请参阅图6至图9，显示为采用加固源区的nmos晶体管的结构示意图，其中，图6为俯视图，图7-图9分别为图6所示结构的c-c’向、d-d’向及e-e’向剖面图。本发明中，所述soi六晶体管静态随机存储器单元采用自下而上依次包括背衬底208、绝缘埋层209及顶层硅的soi衬底，各晶体管所在有源区之间通过上下贯穿所述顶层硅的浅沟槽隔离结构210隔离。

具体的，所述背衬底208包括但不限于si、ge等常规半导体衬底，且可具有一定类型的掺杂。本实施例中，所述背衬底208采用p型si衬底，所述绝缘埋层209采用二氧化硅。

如图6-图9所示，所述采用加固源区的nmos晶体管包括加固源区204、漏极205、栅极206以及位于所述加固源区204与漏极205之间的体区207。所述加固源区204包括第一重掺杂n型区2041、第一重掺杂p型区2042以及浅n型区2043，且所述第一重掺杂p型区2042包围所述第一重掺杂n型区2041的纵向两端及底部。本实施例中，所述栅极206周围还设有侧墙隔离结构211，所述侧墙隔离结构211将所述浅n型区2043部分覆盖。所述栅极206包括栅介质层2061及位于所述栅介质层2061上的多晶硅层2062。

进一步的，如图7-图9所示，所述加固源区204上部形成有金属硅化物212，且所述第一重掺杂n型区2041及第一重掺杂p型区2042均与所述金属硅化物212相接触，所述浅n型区2043的横向两端分别与所述金属硅化物212及所述nmos晶体管的体区207相接触。

所述金属硅化物212包括但不限于硅化钴及硅化钛等导电硅化物，其与所述第一重掺杂n型区2041及第一重掺杂p型区2042形成欧姆接触。作为示例，所述漏极205及栅极206上部也均形成有金属硅化物212，用于降低漏极及栅极与引出电极之间的接触电阻。

需要指出的是，图6-图9显示的为采用加固源区的nmos晶体管(所述第一、第二nmos晶体管2012、2022)的结构示意图，对于采用加固源区的pmos晶体管(所述第一、第二pmos晶体管2011、2021)，其结构与采用加固源区的nmos晶体管结构基本一致，只是各掺杂区的掺杂类型相反，此处不再予以图示。

本发明的soi六晶体管静态随机存储器单元中，组成第一反相器及第二反相器的四个晶体管的源极均采用加固源区，对于nmos晶体管，所述加固源区包括第一重掺杂n型区、第一重掺杂p型区以及浅n型区，且所述第一重掺杂p型区包围所述第一重掺杂n型区的纵向两端及底部；由于所述第一重掺杂p型区与加固源区底部的绝缘埋层相接触，并与所述浅沟槽隔离结构相接触，可有效阻断box与si材料界面、浅沟槽隔离结构与si材料界面的漏电通道，从而有效抑制soi器件的总剂量效应导致的box漏电、上下边角漏电及侧壁漏电，消除了传统抗总剂量加固结构增加芯片面积以及无法全面抑制总剂量效应导致的漏电的缺点。对于采用加固源区的pmos晶体管，具有类似的效果。

此外，本发明中，对于nmos，加固源区上部的金属硅化物不仅可以降低接触电阻，还可以将所述第一重掺杂p型区连接至低电平，由于所述第一重掺杂p型区与所述体区接触，使得体区积累的空穴得以释放，从而在有效抑制总剂量效应的同时，还可以有效抑制浮体效应，提高单元的稳定性。对于采用加固源区的pmos晶体管，具有类似的效果。

对于所述获取管203所采用的第三nmos晶体管2031及第四nmos晶体管2032，其源极可至少有一个采用所述加固源区。所述获取管203中的nmos晶体管采用加固源区有利也有弊，可根据具体的应用进行选择。

在另一实施例中，所述第三nmos晶体管2031及第四nmos晶体管2032中可至少有一个采用普通栅nmos管、t型栅nmos管或h型栅nmos管。如图10-图12所示，分别显示为采用普通栅213、t型栅214及h型栅215的nmos晶体管结构示意图，其中栅两侧分别为源区216及漏区217，对于t型栅nmos及h型栅nmos晶体管，还分别具有体接触区218。普通栅nmos管、t型栅nmos管及h型栅nmos管均为本领域所熟知，此处不再赘述。

实施例二

本发明还提供一种soi六晶体管静态随机存储器单元的制作方法，包括如下步骤：

首先执行步骤s1：提供一自下而上依次包括背衬底、绝缘埋层及顶层硅的soi衬底，在所述顶层硅中制作浅沟槽隔离结构，定义出有源区。

作为示例，如图13所示，定义出四条有源区20a，20b，20c，20d，这四条有源区依次平行排列，各有源区四周形成有浅沟道，所述浅沟道内填充有绝缘材料构成浅沟槽隔离结构。本实施例中，所述绝缘材料为二氧化硅。

然后执行步骤s2：如图14所示，依据所述有源区的位置在所述顶层硅中制作n阱30、第一p阱40a及第二p阱40b，其中，所述n阱30位于所述第一p阱40a及第二p阱40b之间。

具体的，采用离子注入方法形成所述n阱及第一、第二p阱。作为示例，所述n阱采用磷离子注入，所述p阱采用硼离子注入。所述n阱用于制作pmos晶体管，其部分区域作为pmos晶体管的体区；所述第一、第二p阱用于制作nmos晶体管，其部分区域作为nmos晶体管的体区。

再执行步骤s3：如图15至图20所示，在所述n阱30中制作第一pmos晶体管2011及第二pmos晶体管2021；在所述第一p阱40a中制作第一nmos晶体管2012及第三nmos晶体管2031；在所述第二p阱40b中制作第二nmos晶体管2022及第四nmos晶体管2032；其中，图16中采用虚线框示出了各晶体管所在区域。

特别的，所述第一pmos晶体管2011、第一nmos晶体管2012、第二pmos晶体管2021及第二nmos晶体管2023的源极均采用加固源区。对于nmos晶体管，所述加固源区包括第一重掺杂n型区、第一重掺杂p型区以及浅n型区，且所述第一重掺杂p型区包围所述第一重掺杂n型区的纵向两端及底部；对于pmos晶体管，所述加固源区包括第二重掺杂p型区、第二重掺杂n型区以及浅p型区，且所述第二重掺杂n型区包围所述第二重掺杂p型区的纵向两端及底部。

作为示例，所述步骤s3包括步骤：

s3-1：如图15所示，形成跨越所述第一p阱40a及所述n阱30的第一栅极50a及跨越所述n阱30及第二p阱40b的第二栅极50b，并在所述第一p阱40a预设位置形成第三栅极50c，在所述第二p阱40b预设位置形成第四栅极50d；所述第一栅极50a为所述第一nmos晶体管2012及所述第一pmos晶体管2011所共用；所述第二栅极50b为所述第二nmos晶体管2022及所述第二pmos晶体管2021所共用。

具体的，所述第一、第二、第三、第四栅极50a、50b、50c、50d均包括栅介质层及位于所述栅介质层上的多晶硅层。

s3-2：如图17所示，在所述第一、第二p阱40a、40b预设位置进行n型轻掺杂，形成所述第一、第二、第三、第四nmos晶体管2012、2022、2031、2032的浅n型区；在所述n阱30预设位置进行p型轻掺杂，形成所述第一、第二pmos晶体管2011、2021的浅p型区。

需要指出的是，为了图示的方便，图17中仅示出了所述第一、第二nmos晶体管2012、2022加固源区所在区域中的浅n型区60a，60b及所述第一、第二pmos晶体管2011、2021加固源区所在区域中的浅p型区70a，70b。

s3-3：如图18所示，在所述第一、第二、第三、第四栅极50a、50b、50c、50d周围形成侧墙隔离结构211，并在所述第一、第二p阱40a、40b预设位置进行p型重掺杂，形成所述第一、第二nmos晶体管2012、2022的加固源区中的所述第一重掺杂p型区的中间部分80a，80b；在所述n阱30预设位置进行n型重掺杂，形成所述第一、第二pmos晶体管2011、2021的加固源区中的所述第二重掺杂n型区的中间部分90a，90b。

具体的，采用一道在所述加固源区纵向中间段设有开口的掩膜版，经由该掩膜版垂直地进行离子注入，完成所述p型重掺杂或所述n型重掺杂。本实施例中，所述离子注入的浓度范围是1e15-9e15/cm²。通过控制离子注入的能量，使得离子浓度峰值靠近加固源区的下部。

s3-4：如图19所示，采用离子注入方法，在所述第一、第二p阱40a、40b中位于所述第一重掺杂p型区上方的区域进行n型重掺杂，形成所述第一、第二nmos晶体管2012、2022的加固源区中的所述第一重掺杂n型区91a，91b；在所述n阱30中位于所述第二重掺杂n型区上方的区域进行p型重掺杂，形成所述第一、第二pmos晶体管2011、2021的加固源区中的所述第二重掺杂p型区92a，92b。

具体的，本步骤中在形成所述第一重掺杂n型区91a，91b时，还同时在第一、第二p阱40a、40b预设位置进行n型重掺杂以形成所述第一、第二nmos晶体管2012、2022的漏极以及所述第三、第四nmos晶体管2031、2032的源漏极；在形成所述第二重掺杂p型区92a，92b时，还同时在所述n阱30预设位置进行p型重掺杂以形成所述第一、第二pmos晶体管2011、2021的漏极。

本实施例中，所述第一nmos晶体管2012的漏极与所述第三nmos晶体管2031的源极共用；所述第二nmos晶体管2032的漏极与所述第四nmos晶体管2022的源极共用。

s3-5：如图20所示，在所述第一、第二p阱91a，91b预设位置进行p型重掺杂，形成所述第一、第二nmos晶体管2012、2022的加固源区中的所述第一重掺杂p型区的两端部分80a’，80b’；在所述n阱30预设位置进行n型重掺杂，形成所述第一、第二pmos晶体管2011、2021的加固源区中的所述第二重掺杂n型区的两端部分90a’，90b’。

进一步的，本步骤中，还包括在所述加固源区上部形成金属硅化物的步骤(未予图示)；对于nmos晶体管，所述金属硅化物与所述加固源区的第一重掺杂n型区、第一重掺杂p型区以及浅n型区均互相接触；对于pmos晶体管，所述金属硅化物与所述加固源区的第二重掺杂p型区、第二重掺杂n型区以及浅p型区均互相接触。

具体的，通过在所述加固源区上形成金属层，并热处理使所述金属层与其下的si材料反应，生成所述金属硅化物。本实施例中，所述热处理的温度范围是700-900℃，时间为50-70秒。

具体的，在所述加固源区上部形成金属硅化物的同时，还可以在所述第一、第二pmos晶体管2011、2021及第一、第二nmos晶体管2012、2022的漏极与栅极上部形成金属硅化物，以及在所述第三、第四nmos晶体管2031、2032的源极与漏极上部形成金属硅化物，以降低源漏极及栅极与引出电极之间的接触电阻。

最后执行步骤s4：制作金属过孔及相应金属连线，以完成所述存储器单元的制作。

具体的，所述第一nmos晶体管2012与所述第一pmos晶体管2011互连形成第一反相器；所述第二nmos晶体管2022与所述第二pmos晶体管2021互连形成第二反相器；所述第三nmos管2031的源极连接至所述第一反相器的输出端及所述第二反相器的输入端，栅极连接至存储器的字线，漏极连接至存储器的位线；所述第四nmos晶体管2032的源极连接至所述第二反相器的输出端及所述第一反相器的输入端，栅极连接至存储器的字线，漏极连接至存储器的反位线。

本发明的soi六晶体管静态随机存储器单元的制作方法具有制造工艺简单、与常规cmos工艺相兼容等优点。

综上所述，本发明的soi六晶体管静态随机存储器单元中，组成第一反相器及第二反相器的四个晶体管的源极均采用加固源区，对于nmos晶体管，所述加固源区包括第一重掺杂n型区、第一重掺杂p型区以及浅n型区，且所述第一重掺杂p型区包围所述第一重掺杂n型区的纵向两端及底部；对于pmos晶体管，所述加固源区包括第二重掺杂p型区、第二重掺杂n型区以及浅p型区，且所述第二重掺杂n型区包围所述第二重掺杂p型区的纵向两端及底部。这种加固源区在不增加器件的面积的情况下可有效抑制soi器件的总剂量效应导致的box漏电、上下边角漏电及侧壁漏电。并且本发明在有效抑制总剂量效应的同时，还可以抑制晶体管的浮体效应。本发明消除了传统抗总剂量加固结构增加芯片面积以及无法全面抑制总剂量效应导致的漏电的缺点，且本发明的soi六晶体管静态随机存储器单元的制作方法还具有制造工艺简单、与常规cmos工艺相兼容等优点。所以，本发明有效克服了现有技术中的种种缺点而具高度产业利用价值。

上述实施例仅例示性说明本发明的原理及其功效，而非用于限制本发明。任何熟悉此技术的人士皆可在不违背本发明的精神及范畴下，对上述实施例进行修饰或改变。因此，举凡所属技术领域中具有通常知识者在未脱离本发明所揭示的精神与技术思想下所完成的一切等效修饰或改变，仍应由本发明的权利要求所涵盖。