半导体器件以及改善半导体器件性能的方法与流程

本发明涉及半导体制造技术领域，尤其涉及一种半导体器件以及改善半导体器件性能的方法。

背景技术：

随着半导体技术的不断发展，载流子迁移率增强技术获得了广泛的研究和应用，提高沟道区的载流子迁移率能够增大mos器件的驱动电流，提高器件的性能。

现有半导体器件制作工艺中，由于应力可以改变硅材料的能隙和载流子迁移率，因此通过应力来提高mos晶体管的性能成为越来越常用的手段。具体地，通过适当控制应力，可以提高载流子(nmos晶体管中的电子，pmos晶体管中的空穴)迁移率，进而提高驱动电流，以此极大地提高mos晶体管的性能。

目前，采用嵌入式锗硅(embeddedsige)技术，即在需要形成源区和漏区的区域先形成锗硅材料，然后再进行掺杂形成pmos晶体管的源区和漏区；形成所述锗硅材料是为了引入硅和锗硅(sige)之间晶格失配形成的压应力，以提高pmos晶体管的性能。采用嵌入式碳硅(embeddedsic)技术，即在需要形成源区和漏区的区域先形成碳硅材料，然后再进行掺杂形成nmos晶体管的源区和漏区；形成所述碳硅材料是为了引入硅和碳硅之间晶格失配形成的拉应力，以提高nmos晶体管的性能。

嵌入式锗硅技术或嵌入式碳硅技术的引入在一定程度上可以提高半导体器件的载流子迁移率，但是在实际应用中发现，半导体器件的电学性能仍有待提高。

技术实现要素：

本发明解决的问题是提供一种半导体器件以及改善半导体器件性能的方法，在提高半导体器件载流子迁移率的同时，改善形成的轻掺杂区的质量， 从而提高形成的半导体器件的电学性能。

为解决上述问题，本发明提供一种改善半导体器件性能的方法，包括：提供基底，所述基底表面形成有栅极结构；刻蚀位于所述栅极结构两侧的第一厚度的基底，形成第一开口；在所述第一开口侧壁表面形成第一侧墙；沿所述第一侧墙暴露出的第一开口底部向下刻蚀去除第二厚度的基底，在所述第一开口下方形成第二开口，且所述第二开口的宽度尺寸小于第一开口的宽度尺寸；去除所述第一侧墙；形成填充满所述第一开口和第二开口的应力层，且在所述第一开口的应力层内形成轻掺杂区。

可选的，所述第一侧墙的宽度尺寸为4～8纳米；所述第一开口的深度为1～4纳米；所述第二开口的深度为15～30纳米。

可选的，所述第一侧墙的材料为氮化硅、氧化硅、氮氧化硅、碳氮氧化硅或氮化硼。

可选的，所述应力层内掺杂有掺杂离子，所述掺杂离子为n型离子或p型离子，且位于第二开口的应力层内的掺杂离子浓度大于位于第一开口的应力层内的掺杂离子浓度。

可选的，采用外延工艺形成所述应力层，且在形成应力层的过程中原位自掺杂所述掺杂离子。

可选的，所述应力层的材料为sigeb，且在形成所述应力层的过程中原位自掺杂b离子，其中，位于第一开口内的b离子浓度小于位于第二开口内的b离子浓度。

可选的，所述应力层的材料为sicp，且在形成所述应力层的过程中原位自掺杂p离子，其中，位于第一开口内的p离子浓度小于位于第二开口内的p离子浓度。

本发明还提供一种半导体器件，包括：基底，所述基底表面形成有栅极结构；位于栅极结构两侧的第一厚度的基底内的第一开口；位于所述第一开口下方且与第一开口相互贯穿的第二开口，所述第二开口的宽度尺寸小于第一开口宽度尺寸；填充满所述第一开口和第二开口的应力层，且所述第一开口的应力层内形成有轻掺杂区。

与现有技术相比，本发明的技术方案具有以下优点：

本发明提供一种改善半导体器件性能的方法的技术方案中，刻蚀位于栅极结构两侧的第一厚度的基底，形成第一开口；在所述第一开口侧壁表面形成第一侧墙；沿所述第一侧墙暴露出的第一开口底部向下刻蚀去除第二厚度的基底，在所述第一开口下方形成第二开口，且所述第二开口的宽度尺寸小于第一开口的宽度尺寸；去除所述第一侧墙；形成填充满所述第一开口和第二开口的应力层，且在所述第一开口的应力层内形成轻掺杂区。本发明在形成应力层的过程中形成轻掺杂区，使得形成的轻掺杂区保持完整的性能，且形成的轻掺杂区与沟道区的距离近，从而使得轻掺杂区能够发挥较强的电学作用，改善形成的半导体器件的电学性能。同时，由于第一开口与沟道区之间的距离较近，使得应力层作用于沟道区的应力作用增强，从而提高形成的半导体器件的载流子迁移率。

进一步，采用外延工艺形成所述应力层，且在形成应力层的过程中原位自掺杂所述掺杂离子，且在所述第二开口的应力层内形成重掺杂区。使得形成重掺杂区的工艺不会对轻掺杂区造成不良影响，避免了轻掺杂区受到注入晶格损伤，从而进一步提高形成的轻掺杂区的性能，进而进一步改善半导体器件的性能。

本发明还提供一种结构性能优越的半导体器件，在栅极结构两侧的基底内形成相互贯穿的第一开口和第二开口，且第二开口位于第一开口下方，第二开口宽度尺寸小于第一开口宽度尺寸；还包括，填充满所述第一开口和第二开口的应力层，且所述第一开口的应力层内形成有轻掺杂区。由于第一开口的宽度尺寸比第二开口的宽度尺寸大，所述第一开口与沟道区的距离近，从而使得应力层施加于沟道区的应力作用更显著，进而提高半导体器件的载流子迁移率，改善半导体器件的性能。

附图说明

图1至图15为本发明一实施例提供的半导体器件形成过程的剖面结构示意图；

图16至图20为本发明另一实施例提供的半导体器件形成过程的剖面结 构示意图。

具体实施方式

根据背景技术可知，现有技术形成的半导体器件的电学性能仍有待提高。

为了引入嵌入式锗硅或嵌入式碳硅技术，需要首先在栅极结构两侧的基底内形成凹槽，然后在凹槽内填充锗硅材料或碳硅材料，通常在形成凹槽之前，在所述栅极结构两侧的基底内形成轻掺杂区，所述轻掺杂区适于改善热载流子效应以及短沟道效应。然而，在刻蚀栅极结构两侧的基底形成凹槽的工艺过程中，位于栅极结构两侧的轻掺杂区会被部分或全部刻蚀去除，导致轻掺杂区起到的电学作用变差甚至不会起到电学作用，进而造成形成的半导体器件的电学性能差。

为解决上述问题，本发明提供一种改善半导体器件性能的方法，包括：提供基底，所述基底表面形成有栅极结构；刻蚀位于所述栅极结构两侧的第一厚度的基底，形成第一开口；在所述第一开口侧壁表面形成第一侧墙；沿所述第一侧墙暴露出的第一开口底部向下刻蚀去除第二厚度的基底，在所述第一开口下方形成第二开口，且所述第二开口的宽度尺寸小于第一开口的宽度尺寸；去除所述第一侧墙；形成填充满所述第一开口和第二开口的应力层，且在所述第一开口的应力层内形成轻掺杂区。本发明在形成应力层的过程中形成轻掺杂区，且形成的轻掺杂区与沟道区的距离近，从而使得轻掺杂区能够发挥较强的电学作用，改善形成的半导体器件的电学性能。

为使本发明的上述目的、特征和优点能够更为明显易懂，下面结合附图对本发明的具体实施例做详细的说明。

图1至图15为本发明一实施例提供的半导体器件形成过程的剖面结构示意图。

参考图1，提供基底。

以形成的半导体器件为cmos器件为例，所述基底包括第一区域i和第二区域ii，所述第一区域i为nmos区域或pmos区域，所述第二区域ii为nmos区域或pmos区域，所述第一区域i和第二区域ii的区域类型不同。本实施例中，所述第一区域i为pmos区域，所述第二区域ii为nmos区域。 在其他实施例中，所述第一区域为nmos区域，第二区域为pmos区域。在其另一实施例中，所述基底还能够仅包括pmos区域或nmos区域，相应形成的半导体器件为pmos管或nmos管。

本实施例中，以形成的半导体器件为鳍式场效应管为例，所述基底包括：衬底101、以及位于衬底101表面的鳍部102。

在另一实施例中，所述半导体器件为平面晶体管，所述基底为平面基底，所述平面基底为硅衬底、锗衬底、硅锗衬底或碳化硅衬底、绝缘体上硅衬底或绝缘体上锗衬底、玻璃衬底或iii-v族化合物衬底(例如氮化镓衬底或砷化镓衬底等)，栅极结构形成于所述平面基底表面。

所述衬底101的材料为硅、锗、锗化硅、碳化硅、砷化镓或镓化铟，所述衬底101还能够为绝缘体上的硅衬底或者绝缘体上的锗衬底；所述鳍部102的材料包括硅、锗、锗化硅、碳化硅、砷化镓或镓化铟。本实施例中，所述衬底101为硅衬底，所述鳍部102的材料为硅。

本实施例中，形成所述衬底101、鳍部102的工艺步骤包括：提供初始衬底；在所述初始衬底表面形成图形化的硬掩膜层；以所述硬掩膜层为掩膜刻蚀所述初始衬底，刻蚀后的初始衬底作为衬底101，位于衬底101表面的凸起作为鳍部102。

所述基底还包括，位于衬底101表面的隔离层103，所述隔离层103覆盖鳍部102部分侧壁表面，且所述隔离层103顶部低于鳍部102顶部。所述隔离层103起到电隔离相邻鳍部102的作用，所述隔离层103的材料为绝缘材料，例如为氧化硅、氮化硅、氮氧化硅或碳氮氧化硅。本实施例中，所述隔离层103的材料为氧化硅。

参考图2，在所述基底表面形成栅极结构。

本实施例中，在所述第一区域i基底表面形成第一栅极结构110，在所述第二区域ii基底表面形成第二栅极结构120。具体的，所述第一栅极结构110位于第一区域i部分隔离层103表面，且横跨第一区域i鳍部102，还覆盖第一区域i鳍部102部分顶部表面和侧壁表面；所述第二栅极结构120位于第二区域ii部分隔离层103表面，且横跨第二区域ii鳍部102，还覆盖第二区域 ii鳍部102部分顶部表面和侧壁表面。

在一个实施例中，所述第一栅极结构110为伪栅结构(dummygate)，在后续会去除所述第一伪栅结构110，然后在所述第一栅极结构110所在的位置重新形成半导体器件的第一实际栅极结构，所述第一栅极结构110为单层结构或叠层结构，所述第一栅极结构110包括伪栅层，或者所述第一栅极结构110包括伪氧化层以及位于伪氧化层表面的伪栅层，其中，伪栅层的材料为多晶硅或无定形碳，所述伪氧化层的材料为氧化硅或氮氧化硅。

在另一实施例中，所述第一栅极结构110还能够为半导体器件的实际栅极结构，所述第一栅极结构110包括栅介质层以及位于栅介质层表面的栅电极层，其中，栅介质层的材料为氧化硅或高k栅介质材料，所述栅电极层的材料为多晶硅或金属材料，所述金属材料包括ti、ta、tin、tan、tial、tialn、cu、al、w、ag或au中的一种或多种。

所述第二栅极结构120也能够为伪栅结构，或者为半导体器件的实际栅极结构。

以所述第一栅极结构110和第二栅极结构120均为实际栅极结构为例，形成所述第一栅极结构110和第二栅极结构的工艺步骤包括：在所述隔离层103表面形成栅介质膜，所述栅介质膜横跨鳍部102，且覆盖鳍部102顶部表面和侧壁表面；在所述栅介质膜表面形成栅电极膜；在所述栅电极膜表面形成掩膜层104，所述掩膜层104定义出待形成的第一栅极结构110和第二栅极结构120的图形；以所述掩膜层104为掩膜，图形化所述栅电极膜以及栅介质膜，在所述第一区域i隔离层103表面形成第一栅极结构110，在所述第二区域ii隔离层103表面形成第二栅极结构120。

本实施例中，保留位于第一栅极结构110顶部表面以及第二栅极结构120顶部表面的掩膜层104，使得所述掩膜层104在后续工艺过程中相应对第一栅极结构110以及第二栅极结构120顶部起到保护作用。所述掩膜层104的材料为氮化硅、氮氧化硅、碳化硅或氮化硼，本实施例中，不对所述掩膜层104的材料进行限制。

还包括步骤：在所述第一栅极结构110侧壁表面、以及第二栅极结构120 侧壁表面形成第二侧墙105。所述第二侧墙105既能够起到保护第一栅极结构110侧壁表面以及第二栅极结构120侧壁表面的作用，还能够使后续形成的第一轻掺杂区与第一栅极结构110侧壁表面之间具有一定的距离，使后续形成的第二轻掺杂区与第二栅极结构120侧壁表面之间具有一定的距离。

所述第二侧墙105的材料为氧化硅、氮化硅或氮氧化硅；所述第二侧墙105为单层结构或叠层结构。本实施例中，所述第二侧墙105的材料为氮化硅；形成所述第二侧墙105的方法包括：在所述隔离层103表面、第一栅极结构110表面以及第二栅极结构120表面沉积第二侧墙膜；采用无掩膜刻蚀工艺回刻蚀所述第二侧墙膜，直至第一栅极结构110顶部以及第二栅极结构120顶部的第二侧墙膜被刻蚀去除，且部分隔离层103表面的第二侧墙膜被刻蚀去除，剩余第二侧墙膜作为第二侧墙105。需要说明的是，在其他实施例中，还能够省略形成第二侧墙的工艺步骤。

参考图3及图4，图3为在图2基础上的示意图，其中，图3为与鳍部102延伸方向平行的剖面结构示意图，图4为与第一区域i鳍部102延伸方向垂直的剖面结构示意图，刻蚀位于所述栅极结构两侧的第一厚度的基底，在所述基底内形成第一开口106。

本实施例中，在所述第一栅极结构110两侧的基底内形成第一开口106，所述第一区域i的第一开口106位于第一区域i的鳍部102内，还在所述第二栅极结构120两侧的基底内形成第一开口106，所述第二区域ii的第一开口106位于第二区域ii的鳍部102内。

采用干法刻蚀工艺，刻蚀位于第一栅极结构110两侧以及位于第二栅极结构120两侧的基底，形成所述第一开口106。

具体的，在所述隔离层103表面以及鳍部102表面形成第一掩膜层121；以所述第一掩膜层121为掩膜，刻蚀去除位于第一栅极结构110两侧的第一厚度的鳍部102，在所述第一区域i鳍部102内形成第一开口106，同时还刻蚀去除位于第二栅极结构102两侧的第一厚度的鳍部102，在所述第二区域ii鳍部102内形成第一开口106。

本实施例中，在形成所述第一开口106之后保留所述第一掩膜层121，使 得在后续形成第一应力层过程中，位于鳍部102表面的第一掩膜层121能够阻挡在鳍部102表面进行第一应力层的生长。

所述第一掩膜层121为氮化硅、氮化硼、碳氮化硅、氮化钛或氮化钽。

后续会在第一区域i的第一开口106内形成第一轻掺杂区，在第二区域ii的第一开口106内形成第二轻掺杂区。因此，所述第一开口106的深度与待形成的第一轻掺杂区的深度以及待形成的第二轻掺杂区的深度相同。

本实施例中，所述第一开口106的深度为1～4纳米。需要说明的是，图4中虚线示出的为在形成第一开口106之前鳍部102的顶部位置和侧壁表面。

参考图5及图6，图5为在图3基础上的示意图，图6为在图4基础上的示意图，在所述第一开口106底部和侧壁表面、第一栅极结构110表面、第二栅极结构120表面以及基底表面形成第一侧墙膜107。

本实施例中，所述第一侧墙膜107覆盖于第一开口106底部和侧壁表面、第一栅极结构110表面、第二栅极结构120表面、鳍部102表面以及隔离层103表面。由于前述形成的第一掩膜层121未去除，因此所述第一侧墙膜107还位于第一掩膜层121表面。

采用化学气相沉积工艺、物理气相沉积工艺以及原子层沉积工艺形成所述第一侧墙膜107。为了提高第一开口106底部拐角处的第一侧墙膜107的覆盖能力，使得后续形成的第一侧墙对第一开口106底部拐角处的覆盖性好，本实施例中，采用原子层沉积工艺形成所述第一侧墙膜107。

所述第一侧墙膜107的材料为氮化硼、氧化硅、氮化硅、氮氧化硅、碳氧化硅或碳氮氧化硅。本实施例中，所述第一侧墙膜107的材料为氮化硅。

所述第一侧墙膜107的厚度不宜过薄，否则后续形成的第一侧墙的宽度尺寸过小，使得第一开口106与后续形成的第二开口的宽度尺寸之差过小；所述第一侧墙膜107的厚度也不宜过厚，否则后续形成的第一侧墙膜的宽度尺寸过大，且形成的第一侧墙膜107易将第一开口106填充满，造成刻蚀形成。

为此，本实施例中，所述第一侧墙膜107的厚度为4～8纳米。

如无特别说明，后续提供的剖面结构示意图均为在图3基础上的示意图。

参考图7，形成覆盖所述第一区域i的第一侧墙膜107的第一图形层108。

在后续刻蚀第二区域ii的第一侧墙膜107、第二区域ii的鳍部102过程中，所述第一图形层108起到保护第一区域i的第一侧墙膜107以及第一区域i的鳍部102的作用，且避免在第一区域i鳍部102表面生长第二应力层的材料。

本实施例中，所述第一图形层108的材料为光刻胶，形成所述第一图形层108的工艺步骤包括：在所述第一侧墙膜107表面形成第一初始图形层；对所述第一初始图形层进行曝光处理以及显影处理，去除位于第二区域ii的第一初始图形层，形成所述第一图形层106。

需要说明的是，本发明不限制第一图形层108的材料，在其他实施例中，所述第一图形层的材料还能够为硬掩膜材料。

参考图8，采用无掩膜刻蚀工艺刻蚀第二区域ii的第一侧墙膜107，直至暴露出第二区域ii第一开口106部分底部表面，在所述第二区域ii的第一开口106侧壁表面形成第一侧墙117。

在刻蚀第二区域ii的第一侧墙膜107过程中，所述第一图形层108对第一区域i的第一侧墙膜107起到保护作用。

所述无掩膜刻蚀工艺为干法刻蚀，所述第一侧墙117的材料为氮化硅、氧化硅、氮氧化硅、碳氮氧化硅或氮化硼。

本实施例中，所述第一侧墙117的材料为氮化硅，所述第一侧墙117的宽度尺寸为4～8纳米。

在形成第一侧墙117之后，所述第二区域ii鳍部102侧壁表面上还具有剩余第一侧墙膜107材料。

参考图9，沿所述第二区域ii的第一侧墙117暴露出的第一开口106底部向下刻蚀去除第二厚度的基底，在所述第二区域ii的第一开口106下方形成第二开口109。

具体的，沿所述第二区域ii的第一侧墙117暴露出的第一开口106底部 向下刻蚀去除第二厚度的鳍部102，在所述第二区域ii的第一开口106下方形成第二开口109，所述第一开口106与第二开口109相互贯穿。

所述第二开口109的宽度尺寸与第一开口106被第一侧墙117暴露出的宽度尺寸一致，因此所述第二开口109的宽度尺寸小于第一开口106的宽度尺寸。

本实施例中，所述第一开口106的深度为1～4纳米；所述第二开口109的深度为15～30纳米。

采用各向异性刻蚀工艺刻蚀位于第一开口106下方的第二厚度的鳍部102。在一个具体实施例中，所述各向异性刻蚀为反应离子刻蚀，所述反应离子刻蚀工艺的工艺参数为：反应气体包括cf4、sf6和ar，cf4流量为50sccm至100sccm，sf6流量为10sccm至100sccm，ar流量为100sccm至300sccm，源功率为50瓦至1000瓦，偏置功率为50瓦至250瓦，腔室压强为50毫托至200毫托，腔室温度为20度至90度。

参考图10，去除所述第二区域ii的第一侧墙117(参考图9)。

采用湿法刻蚀工艺，刻蚀去除所述第二区域ii的第一侧墙117。本实施例中，所述第一侧墙117的材料为氮化硅，刻蚀去除第二区域ii的第一侧墙117的刻蚀液体为磷酸溶液，其中，磷酸质量百分比为65％至85％，溶液温度为120摄氏度至200摄氏度。

参考图11，形成填充满所述第二区域ii的第一开口106(参考图10)和第二开口109(参考图10)的第二应力层142，且在所述第一开口106的第二应力层142内形成第二轻掺杂区(未标示)。

所述第二应力层142的材料为sige、sib、sigeb、sic、sip或sicp。所述第二应力层142内掺杂有掺杂离子，所述掺杂离子为n型离子或p型离子，其中，n型离子为p、as或sb，p型离子为b、ga或in，且位于第二开口109的第二应力层142内的掺杂离子浓度大于位于第一开口106的第二应力层142内的掺杂离子浓度。

本实施例中，采用外延工艺形成所述第二应力层142，且在形成第二应力层142的过程中原位自掺杂所述掺杂离子，从而在形成第二应力层142的过 程中，形成第二轻掺杂区以及第二重掺杂区，其中，第二轻掺杂区位于第一开口106的第二应力层142内，第二重掺杂区位于第二开口109的第二应力层142内，通过改变掺杂离子浓度获得具有不同掺杂离子浓度的第二应力层142。例如，在形成第二应力层142过程中，改变通入反应腔室内掺杂离子源材料的流量，以改变第二应力层142内的掺杂离子浓度。

本实施例中，第二区域ii为nmos区域，第二应力层142的材料为sicp，所述第二应力层142为nmos区域的沟道区提供拉应力作用，从而提高nmos区域载流子迁移率。在形成所述第二应力层142的过程中原位自掺杂p离子，其中，位于第一开口106内的p离子浓度小于位于第二开口109内的p离子浓度。本实施例中，位于第一开口106的第二应力层142内p离子浓度为1e17atom/cm³至1e20atom/cm³；位于第二开口109的第二应力层142内p离子浓度为1e20atom/cm³至5e23atom/cm³。

在一个实施例中，在沿第二开口109指向第一开口106的方向上，位于第二开口109的第二应力层142内p离子浓度先递增后递减，或者，位于第二开口109的第二应力层142内p离子浓度相同，或者，位于第二开口109的第二应力层142内p离子浓度递增。

本实施例中，在形成第二应力层142的同时形成所述第二轻掺杂区，避免形成第二应力层142的工艺对第二轻掺杂区造成不良影响，使得形成的第二轻掺杂区具有较高质量，第二轻掺杂区起到的电学作用得到提高。并且，本实施例在形成第二应力层142的过程中进行原位自掺杂形成第二重掺杂区，避免了形成第二重掺杂区的离子注入工艺对第二轻掺杂区造成注入损伤。同时，由于第一开口106的宽度尺寸比第二开口109的宽度尺寸大，所述第一开口106与第二区域ii沟道区的距离近，从而使得第二应力层142施加于沟道区的应力作用更显著，进而改善第二区域ii形成的器件的载流子迁移率。

接着，去除所述第一图形层108。本实施例中，所述第一图形层108的材料为光刻胶，采用灰化工艺或湿法去胶工艺，去除所述第一图形层108。

参考图12，形成覆盖所述第二栅极结构120、第二应力层142以及第二区域ii基底表面的第二图形层118。

有关第二图形层118的材料和作用的描述可参考前述第一图形层208的描述，在此不再赘述。本实施例中，所述第二图形层118的材料为光刻胶。

参考图13，采用无掩膜刻蚀工艺刻蚀第一区域i的第一侧墙膜107(参考图12)，直至暴露出第一区域i第一开口106部分底部表面，在所述第一区域i的第一开口106侧壁表面形成第一侧墙117；接着，沿所述第一区域i的第一侧墙117暴露出的第一开口106向下刻蚀去除第二厚度的基底，在所述第一区域i的第一开口106下方形成第二开口109。

所述第一侧墙117的材料为氮化硅、氧化硅、氮氧化硅、碳氮氧化硅或氮化硼。所述第一侧墙117的宽度尺寸为4～8纳米。

有关形成第一区域i的第一侧墙117以及第二开口109的描述可参考前述形成第二区域ii的第一侧墙117以及第二开口109的描述，在此不再赘述。

参考图14，去除所述第一区域i的第一侧墙117(参考图13)；形成填充满所述第一区域的第一开口106(参考图13)和第二开口109(参考图13)的第一应力层141，且在所述第一开口106的第一应力层141内形成第一轻掺杂区。

采用湿法刻蚀工艺，刻蚀去除所述第一区域i的第一侧墙117。

所述第一应力层141的材料为sige、sib、sigeb、sic、sip或sicp。所述第一应力层141内掺杂有掺杂离子，所述掺杂离子为n型离子或p型离子，其中，n型离子为p、as或sb，p型离子为b、ga或in，且位于第二开口109的第一应力层141内的掺杂离子浓度大于位于第一开口106的第一应力层141内的掺杂离子浓度。

本实施例中，采用外延工艺形成所述第一应力层141，且在形成第一应力层141的过程中原位自掺杂所述掺杂离子，从而在形成第一应力层141的过程中，形成第一轻掺杂区以及第一重掺杂区，其中，第一轻掺杂区位于第一开口106的第一应力层141内，第一重掺杂区位于第二开口109的第一应力层141内，通过改变掺杂离子浓度获得具有不同掺杂离子浓度的第一应力层141。例如，在形成第一应力层141过程中，改变通入反应腔室内掺杂离子源材料的流量，以改变第一应力层141内的掺杂离子浓度。

本实施例中，第一区域i为pmos区域，第一应力层141的材料为sigeb，所述第一应力层141为pmos区域的沟道区提供压应力作用，从而提高pmos区域载流子迁移率。在形成所述第一应力层141的过程中原位自掺杂b离子，其中，位于第一开口106的b离子浓度小于位于第二开口109内的b离子浓度。本实施例中，位于第一开口106的第一应力层141内b离子浓度为1e17atom/cm³至1e20atom/cm³；位于第二开口109的第一应力层141内b离子浓度为1e20atom/cm³至5e23atom/cm³。在一个实施例中，在沿第二开口109指向第一开口106的方向上，位于第二开口109的第一应力层141内b离子浓度先递增后递减，或者，位于第二开口109的第一应力层141内b离子浓度相同，或者，位于第二开口109的第一应力层109内b离子浓度递增。

本实施例中，在形成第一应力层141的同时形成所述第一轻掺杂区，避免形成第一应力层141的工艺对第一轻掺杂区造成不良影响，使得形成的第一轻掺杂区具有较高质量，第一轻掺杂区起到的电学作用得到提高。并且，本实施例在形成第一应力层141的过程中进行原位自掺杂形成第一重掺杂区，避免了形成第一重掺杂区的离子注入工艺对第一轻掺杂区造成注入损伤。同时，由于第一开口106的宽度尺寸比第二开口109的宽度尺寸大，所述第一开口106与第一区域i沟道区的距离近，从而使得第一应力层141施加于沟道区的应力层作用更显著，进而改善第一区域i形成的器件的载流子迁移率。

参考图15，去除所述第二图形层118(参考图14)。

本实施例中，所述第二图形层118的材料为光刻胶，采用湿法去胶或灰化工艺，去除所述第二图形层118；还去除所述第一掩膜层121。

后续的工艺步骤还包括：在所述栅极结构侧壁表面形成第三侧墙；接着，对所述应力层进行离子注入，所述离子注入适于降低应力层的表面电阻。具体的，在所述第一栅极结构110侧壁表面形成第三侧墙，所述第三侧墙覆盖部分第一轻掺杂区表面，从而避免离子注入工艺对所述第一轻掺杂区表面进行掺杂，所述第三侧墙还覆盖部分第二轻掺杂区表面，从而避免离子注入工艺对所述第二轻掺杂区表面进行掺杂；接着，在所述第一栅极结构110表面以及第一应力层141表面形成第三图形层，所述第三图形层暴露出第二应力层142表面以及第二栅极结构120；对所述第二应力层142进行第二离子注入， 本实施例中，所述第二区域ii为nmos区域，所述第二离子注入的注入离子为n型离子；去除所述第三图形层；在所述第二栅极结构120表面以及第二应力层142表面形成第四图形层，所述第四图形层暴露出第一应力层141表面以及第一栅极结构110表面；对所述第一应力层141进行第一离子注入，本实施例中，所述第一区域i为pmos区域，所述第一离子注入的注入离子为p型离子。

本实施例中，所述第一区域的第一侧墙和第二区域的第一侧墙为先后顺序形成的，在其他实施例中，所述第一区域的第一侧墙和第二区域的第一侧墙还能够为同时形成的，以下将结合附图进行详细说明。图5、16至图20为本发明另一实施例提供的半导体器件形成过程的剖面结构示意图。

结合参考图5及图16，在所述第一开口106底部和侧壁表面、第一栅极结构110表面以及第二栅极结构120表面形成第一侧墙膜107；采用无掩膜刻蚀工艺刻蚀所述第一侧墙膜107，直至暴露出第一开口106底部表面，在所述第一区域i的第一开口106侧壁表面形成第一侧墙217，同时在所述第二区域ii的第一开口106侧壁表面形成第二侧墙217。

本实施例中，在同一道无掩膜刻蚀工艺中，刻蚀所述第一侧墙膜107形成位于第一区域i和第二区域ii的第一侧墙217。

参考图17，形成覆盖所述第一栅极结构110、第一区域i的第一开口106以及第一区域i的第一侧墙217的第一图形层208；沿所述第二区域ii的第一侧墙217暴露出的第一开口106底部向下刻蚀去除第二厚度的基底，在所述第二区域ii的第一开口106下方形成第二开口209。

有关第一图形层208、第二开口209的描述可参考前一实施例的相应说明，在此不再赘述。

参考图18，去除所述第二区域ii的第一侧墙217(参考图17)；形成填充满所述第二区域ii的第一开口106和第二开口209的第二应力层242，且在所述第一开口106的第二应力层242内形成第二轻掺杂区。

有关第二应力层242的描述可参考前一实施例的相应说明，在此不再赘述。

本实施例中，在形成第二应力层242的同时形成所述第二轻掺杂区，避免形成第二应力层242的工艺对第二轻掺杂区造成不良影响，使得形成的第二轻掺杂区具有较高质量，第二轻掺杂区起到的电学作用得到提高。并且，本实施例在形成第二应力层242的过程中进行原位自掺杂形成第二重掺杂区，避免了形成第二重掺杂区的离子注入工艺对第二轻掺杂区造成注入损伤。同时，由于第一开口106的宽度尺寸比第二开口209的宽度尺寸大，所述第一开口106与第二区域ii沟道区的距离近，从而使得第二应力层242施加于沟道区的应力作用更显著，进而改善第二区域ii形成的器件的载流子迁移率。

接着，去除所述第一图形层208。

参考图19，形成覆盖所述第二栅极结构120、第二应力层242、以及第二区域ii基底表面的第二图形层218；接着，沿所述第一区域i的第一侧墙217暴露出的第一开口106底部向下刻蚀去除第二厚度的基底，在所述第一区域i的第一开口106下方形成第二开口209。

参考图20，去除所述第一区域i的第一侧墙217(参考图19)；形成填充满所述第一区域i的第一开口106(参考图19)和第二开口209(参考图19)的第一应力层241，且在所述第一开口106的第一应力层241内形成第一轻掺杂区。

所述第一应力层241的材料为sige、sib、sigeb、sic、sip或sicp。所述第一应力层241内掺杂有掺杂离子，所述掺杂离子为n型离子或p型离子，其中，n型离子为p、as或sb，p型离子为b、ga或in，且位于第二开口209的第一应力层241内的掺杂离子浓度大于位于第一开口106的第一应力层241内的掺杂离子浓度。

本实施例中，采用外延工艺形成所述第一应力层241，且在形成第一应力层241的过程中原位自掺杂所述掺杂离子，从而在形成第一应力层241的过程中，形成第一轻掺杂区以及第一重掺杂区，其中，第一轻掺杂区位于第一开口106的第一应力层241内，第一重掺杂区位于第二开口209的第一应力层241内，通过改变掺杂离子浓度获得具有不同掺杂离子浓度的第一应力层241。例如，在形成第一应力层241过程中，改变通入反应腔室内掺杂离子源 材料的流量，以改变第一应力层241内的掺杂离子浓度。

有关第一应力层241的详细描述可参考前一实施例的相应说明，在此不再赘述。

本实施例中，在形成第一应力层241的同时形成所述第一轻掺杂区，避免形成第一应力层241的工艺对第一轻掺杂区造成不良影响，使得形成的第一轻掺杂区具有较高质量，第一轻掺杂区起到的电学作用得到提高。并且，本实施例在形成第一应力层241的过程中进行原位自掺杂形成第一重掺杂区，避免了形成第一重掺杂区的离子注入工艺对第一轻掺杂区造成注入损伤。同时，由于第一开口106的宽度尺寸比第二开口209的宽度尺寸大，所述第一开口106与第一区域i沟道区的距离近，从而使得第一应力层241施加于沟道区的应力层作用更显著，进而改善第一区域i形成的器件的载流子迁移率。

在形成所述第一应力层241之后，去除所述第二图形层218(参考图19)。

后续的工艺步骤还包括：在所述栅极结构侧壁表面形成第三侧墙；接着，对所述应力层进行离子注入，所述离子注入适于降低应力层的表面电阻。请参考前一实施例的相应描述，在此不再赘述。

需要的说明的是，本实施例以形成的半导体器件为cmos器件为例，在其他实施例中，形成的半导体器件还能够为nmos器件或者pmos器件。

本发明还提供一种半导体器件，参考图20，包括：

基底，所述基底表面形成有栅极结构；位于栅极结构两侧的第一厚度的基底内的第一开口；位于所述第一开口下方且与第一开口相互贯穿的第二开口，所述第二开口的宽度尺寸小于第一开口宽度尺寸；填充满所述第一开口和第二开口的应力层，且所述第一开口的应力层内形成有轻掺杂区。

以提供的半导体器件为cmos器件为例，以下将结合附图进行详细说明。

本实施例中，所述基底包括第一区域i和第二区域ii，所述第一区域i为pmos区域或nmos区域，所述第二区域ii为pmos区域或nmos区域，且所述第一区域i和第二区域ii的区域类型不同；所述栅极结构包括位于第一区域i基底表面的第一栅极结构110以及位于第二区域ii基底表面的第二 栅极结构120，其中，所述第一栅极结构110两侧的第一区域i基底内形成有第一开口以及第二开口，所述第二栅极结构120两侧的第二区域ii基底内形成有第一开口以及第二开口；所述应力层包括位于第一区域i的第一应力层141以及位于第二区域ii的第二应力层142；所述轻掺杂区包括位于第一区域i的第一轻掺杂区以及位于第二区域ii的第二轻掺杂区。

本实施例中，所述基底包括：衬底101、位于衬底101表面的分立的鳍部102、以及位于衬底101表面以及鳍部102部分侧壁表面的隔离层103，其中，所述栅极结构横跨鳍部102，且覆盖鳍部102的部分顶部和侧壁表面，所述第一开口和第二开口位于栅极结构两侧的鳍部102内。

所述第一开口的宽度尺寸与第二开口的宽度尺寸之差为4～8纳米；所述第一开口的深度为1～4纳米；所述第二开口的深度为15～30纳米。所述应力层内掺杂有掺杂离子，所述掺杂离子为n型离子或p型离子，且位于第二开口的应力层内的掺杂离子浓度大于位于第一开口的应力层内的掺杂离子浓度。

本实施例中，第一应力层241的材料为sigeb，且位于第一开口的第一应力层241内的b离子浓度小于位于第二开口的第一应力层241内的b离子浓度。所述第二应力层242的材料为sicp，且位于第一开口的第二应力层242内的p离子浓度小于位于第二开口的第二应力层242内的p离子浓度。

由于第一开口的宽度尺寸比第二开口的宽度尺寸大，所述第一开口与第一区域i或第二区域ii沟道区的距离近，从而使得第一应力层241或第二应力层242施加于沟道区的应力作用更显著，进而提高半导体器件的载流子迁移率，改善半导体器件的电学性能。

虽然本发明披露如上，但本发明并非限定于此。任何本领域技术人员，在不脱离本发明的精神和范围内，均可作各种更动与修改，因此本发明的保护范围应当以权利要求所限定的范围为准。