VDMOS器件的制作方法与流程

文档序号:11252600阅读:1046来源:国知局
VDMOS器件的制作方法与流程

本发明实施例涉及半导体器件制造技术领域,尤其涉及一种vdmos器件的制作方法。



背景技术:

纵向双扩散场效应晶体管(vdmos)作为目前常用的功率晶体管之一,反馈电容一直是影响其性能的主要因素。

现有技术减小反馈电容的方法主要是从减小栅极和漏极之间的氧化物电容入手,例如整体增加栅氧化层的厚度或局部增加栅氧化层的厚度等。但是,在现有技术中不管是采用整体增加栅氧化层厚度的方式还是局部增加栅氧化层厚度的方式,其均不能很好地消除反馈电容对vdmos的影响,并且制作工艺较复杂。



技术实现要素:

本发明实施例提供一种vdmos器件的制作方法,用以降低vdmos器件的导通电阻和反馈电容。

本发明实施例提供的vdmos器件的制作方法,包括:

供衬底,并在所述衬底上依次制作外延层和栅氧化层;

在所述栅氧化层上生长多晶硅层,并对所述多晶硅层和所述栅氧化层进行刻蚀,保留位于第一区域和第二区域上的多晶硅层和栅氧化层,形成分裂栅;

制作第一体区和第二体区,所述第一体区的一端位于所述第一区域的下方,所述第一体区的另一端远离所述第二区域,所述第二体区的一端位于所述第二区域的下方,所述第二体区的另一端远离所述第一区域;

制作所述分裂栅的侧墙;

对所述多晶硅层进行低阻化处理,并制作第一源区、第二源区和jfet低阻区,所述jfet低阻区位于所述第一源区和所述第二源区之间的外延层内, 所述jfet低阻区的深度小于所述第一体区和所述第二体区的深度,宽度小于所述第一源区和所述第二源区之间的距离,大于所述第一区域和所述第二区域之间的距离;

制作器件的介质层和金属层。

本发明实施例提供的vdmos器件的制作方法,通过将器件的栅极制作成分裂栅,降低了器件的反馈电容;并通过在第一源区和第二源区之间的外延层内制作深度小于第一体区和第二体区的深度,宽度小于第一源区和第二源区之间的距离大于第一区域和第二区域之间的距离的jfet低阻区,降低了器件的导通电阻。

附图说明

为了更清楚地说明本发明实施例或现有技术中的技术方案,下面将对实施例或现有技术描述中所需要使用的附图作简单地介绍,显而易见地,下面描述中的附图仅仅是本发明的一些实施例,对于本领域普通技术人员来讲,在不付出创造性劳动性的前提下,还可以根据这些附图获得其他的附图。

图1为本发明一实施例提供的vdmos器件的制作方法的流程示意图;

图2为图1所示实施例中制作完成外延层和栅氧化层后的器件结构示意图;

图3为图1所示实施例中制作完成分裂栅后的器件结构示意图;

图4为图1所示实施例中制作完成第一体区和第二体区后的器件结构示意图;

图5为图1所示实施例中制作完成分裂栅侧壁后的器件结构示意图;

图6为图1所示实施例中完成多晶硅层低阻化处理,并生成第一源区、第二源区以及jfet低阻区后的结构示意图;

图7为图1所示实施例中制作完成介质层和金属层后的器件结构示意图。

附图标记:

1-衬底;2-外延层;3-栅氧化层;

4-多晶硅层;5-第一区域;6-第二区域;

7-第一体区;8-第二体区;9-氧化硅层;

10-第一源区;11-第二源区;12-jfet低阻区;

13-介质层;14-金属层。

具体实施方式

下面将结合本发明实施例中的附图,对本发明实施例中的技术方案进行清楚、完整地描述,显然,所描述的实施例仅仅是本发明一部分实施例,而不是全部的实施例。基于本发明中的实施例,本领域普通技术人员在没有做出创造性劳动前提下所获得的所有其他实施例,都属于本发明保护的范围。

本发明的说明书和权利要求书的术语“包括”和“具有”以及他们的任何变形,意图在于覆盖不排他的包含,例如,包含了一系列步骤的过程或结构的装置不必限于清楚地列出的那些结构或步骤而是可包括没有清楚地列出的或对于这些过程或装置固有的其它步骤或结构。

图1为本发明一实施例提供的vdmos器件的制作方法的流程示意图,如图1所示,本实施例提供的vdmos制作方法,包括如下步骤:

步骤s101、提供衬底1,并在所述衬底1上依次制作外延层2和栅氧化层3。

图2为图1所示实施例中制作完成外延层和栅氧化层后的器件结构示意图。如图2所示,该结构的制作方法与现有的外延层和栅氧化层的制作方法类似,在这里不再赘述。其中,在本实施例中衬底1优选为“n+”型衬底,外延层2优选为“n-”型外延层。

步骤s102、在所述栅氧化层3上生长多晶硅层4,并对所述多晶硅层4和所述栅氧化层3进行刻蚀,保留位于第一区域5和第二区域6上的多晶硅层和栅氧化层,形成分裂栅。

具体的,图3为图1所示实施例中制作完成分裂栅后的器件结构示意图,其中,图3所示结构的制作方法为:首先,通过淀积工艺在栅氧化层3上淀积一层多晶硅层4。在形成多晶硅层4后,再通过光刻工艺在器件的表面上形成分裂栅结构,即通过在位于第一区域5和第二区域6上的多晶硅层上涂 抹光刻胶,并在光刻胶的阻挡下对第一区域5和第二区域6以外的区域进行刻蚀,直至将所述区域上的多晶硅层和栅氧化层刻蚀掉为止,形成如图3所示的分裂栅结构。

本步骤不同于传统工艺,通过对多晶硅层和栅氧化层进行刻蚀形成分裂栅,有效的减缓了栅极和漏极之间由于栅极氧化物的存在造成的寄生电容的问题。

步骤s103、制作第一体区7和第二体区8,所述第一体区7的一端位于所述第一区域5的下方,所述第一体区7的另一端远离所述第二区域6,所述第二体区8的一端位于所述第二区域6的下方,所述第二体区8的另一端远离所述第一区域5。

具体的,本步骤中制作第一体区7和第二体区8的方法与现有技术中制作体区的方法类似。首先,通过自对准注入工艺在待制作体区的区域注入体区离子。在体区离子注入外延层2中后,再通过现有工艺对体区离子进行驱入,最终形成如图4所示的器件结构。

其中,本实施例中注入的体区离子为“p-”型离子。

步骤s104、制作所述分裂栅的侧墙。

具体的,图5为图1所示实施例中制作完成分裂栅侧壁后的器件结构示意图,如图5所示,该结构的制作方法为:

首先,在器件的表面上生长一层氧化硅层9。在生成氧化硅层9后,再通过刻蚀工艺对该氧化硅层9进行刻蚀,仅保留位于多晶硅层4和栅氧化层3两侧的氧化硅层,最终形成如图5所示的分裂栅侧墙。

步骤s105、对所述多晶硅层进行低阻化处理,并制作第一源区10、第二源区11和jfet低阻区12,所述jfet低阻区12位于所述第一源区10和所述第二源区11之间的外延层内,所述jfet低阻区12的深度小于所述第一体区7和所述第二体区8的深度,宽度小于所述第一源区10和所述第二源区11之间的距离,大于所述第一区域5和所述第二区域6之间的距离。

具体的,本实施例优选可以采用自对准注入和驱入的工艺来实现多晶硅层4的低阻化处理。即通过自对准工艺在器件表面的多晶硅层4上注入“n+”型离子,并进行离子驱入,从而形成低阻率的多晶硅层4。

进一步的,在本实施例中器件的第一源区10、第二源区11以及jfet低 阻区12是在多晶硅层4低阻化处理的同时形成的,即在对多晶硅层4进行离子注入和驱入的同时,在待制作第一源区10、第二源区11以及jfet低阻区12的区域上,进行离子注入和驱入形成如图6所示的器件结构。

本实施例通过制作jfet低阻区12,能够大大降低器件的导通电阻,提升器件的性能。

步骤s106、制作器件的介质层13和金属层14。

具体的,图7为图1所示实施例中制作完成介质层和金属层后的器件结构示意图,图7中介质层13和金属层14的制作工艺与现有技术类似,在这里不再赘述。

本实施例提供的vdmos器件的制作方法,通过将器件的栅极制作成分裂栅,降低了器件的反馈电容;并通过在第一源区和第二源区之间的外延层内制作深度小于第一体区和第二体区的深度,宽度小于第一源区和第二源区之间的距离大于第一区域和第二区域之间的距离的jfet低阻区,降低了器件的导通电阻。

最后应说明的是:以上各实施例仅用以说明本发明的技术方案,而非对其限制;尽管参照前述各实施例对本发明进行了详细的说明,本领域的普通技术人员应当理解:其依然可以对前述各实施例所记载的技术方案进行修改,或者对其中部分或者全部技术特征进行等同替换;而这些修改或者替换,并不使相应技术方案的本质脱离本发明各实施例技术方案的范围。

当前第1页1 2 
网友询问留言 已有0条留言
  • 还没有人留言评论。精彩留言会获得点赞!
1