电子封装件及半导体基板的制作方法

本发明有关一种半导体封装件，特别是指一种能提高产品合格率的电子封装件及所应用的半导体基板。

背景技术：

随着电子产业的蓬勃发展，电子产品也逐渐迈向多功能、高性能的趋势。目前应用于芯片封装领域的技术繁多，例如芯片尺寸构装(chipscalepackage，简称csp)、芯片直接贴附封装(directchipattached，简称dca)或多芯片模组封装(multi-chipmodule，简称mcm)等覆晶型封装模组、或将芯片立体堆迭化整合为三维集成电路(3dic)芯片堆迭模组。

图1为现有3dic式半导体封装件1的剖面示意图。如图1所示，将多个半导体芯片11通过多个焊锡凸块110设于一硅中介板(throughsiliconinterposer，简称tsi)10上，且形成一封装层12于该硅中介板10上，以包覆该半导体芯片11，其中该硅中介板10具有多个导电硅穿孔(through-siliconvia，简称tsv)100及形成于该导电硅穿孔100上并电性连接这些焊锡凸块110的线路重布层(redistributionlayer，简称rdl)101，以令该硅中介板10通过这些导电硅穿孔100与多个导电元件130结合至一封装基板13上，并以底胶14包覆这些导电元件130。

然而，现有半导体封装件1中，该硅中介板10的四个角落皆为直角，如图1’所示，故该硅中介板10于封装后，会因应力集中而在各角落形成较大的芯片角落应力(diecornerstress)，使其与该封装层12之间会产生强大的应力，如图1’所示的虚线圆圈处s，导致该硅中介板10会沿四个角落处发生破裂(crack)、或因热膨胀系数(coefficientofthermalexpansion，简称cte)不匹配(mismatch)而与该封装层12分离，即产生脱层(delaminating)问题，造成该硅中介板10无法有效电性连接该半导体芯片11或无法通过可靠度测试，致使产品的合格率不佳。

此外，于封装后，该硅中介板10的四个角落与该底胶14之间也会产生强大应力，如图1所示的虚线圆圈处k，导致该硅中介板10会沿四个角落处发生破裂或与该底胶14发生分离，致使产品的合格率不佳。

因此，如何克服上述现有技术的种种问题，实已成目前亟欲解决的课题。

技术实现要素：

鉴于上述现有技术的种种缺失，本发明提供一种电子封装件及半导体基板，以避免该半导体基板发生破裂或脱层的问题。

本发明的半导体基板，其包括：一基板本体，其具有至少一侧面；以及至少一突出结构，其自该基板本体的侧面向外延伸。

本发明还提供一种电子封装件，其包括：半导体基板，其包含有一基板本体及自该基板本体的侧面向外延伸的至少一突出结构；电子元件，其设于该半导体基板上；以及封装层，其形成于该半导体基板上以包覆该电子元件。

前述的电子封装件中，该半导体基板具有多个线路，以令该电子元件电性连接该线路。

前述的电子封装件中，还包括封装基板，其接置于该半导体基板用于设有该电子元件的另一侧上。又包括形成于该封装基板与该半导体基板间的底胶。

前述的电子封装件及半导体基板中，该基板本体具有多个该侧面，其交会形成有角落，以令该突出结构形成于该角落上。

前述的电子封装件及半导体基板中，该突出结构与该基板本体一体成形。

前述的电子封装件及半导体基板中，该突出结构的轮廓由直线、曲线或其二者的组合所构成。

前述的电子封装件及半导体基板中，该突出结构包含有一连接该基板本体侧面的颈部与一连接该颈部的头部。

由上可知，本发明的电子封装件及半导体基板中，主要通过该突出结构的设计，以分散该半导体基板与该封装层(或底胶)之间的应力，使该半导体基板消除应力集中于角落的问题，故能避免该半导体基板于封装后发生破裂或脱层等问题，因而能提高产品合格率。

此外，该突出结构自该基板本体的侧面向外延伸，故该突出结构不会占用该基板本体的原本预定区域(如布设线路或设置电极垫的区域)，使该半导体基板的原本预定可用区域与性能均不受影响。

附图说明

图1为现有半导体封装件的剖面示意图；

图1’为图1的半导体封装件省略底胶的上视示意图；

图2为本发明的半导体基板的上视示意图；

图2’为图2的另一实施例；

图2a至图2d为图2的不同实施例的局部放大图；

图3为本发明的半导体基板的制法的上视示意图；

图4为本发明的电子封装件的剖面示意图；以及

图5为本发明的电子封装件的制法的上视示意图。

符号说明：

1半导体封装件

10硅中介板

100导电硅穿孔

101线路重布层

11半导体芯片

110焊锡凸块

12,42封装层

13,43封装基板

130,402,430导电元件

14,44底胶

2,2’,40半导体基板

20,20’,40’基板本体

20a,20a’,40c侧面

20b角落

21突出结构

21a颈部

21b头部

210,210’直线

211曲线

3,5整版面板块

30,50预切割道

30’,50’切割道

30”,50”预切割道材质

4电子封装件

40a第一表面

40b第二表面

400导电穿孔

401线路重布结构

41电子元件

41a作用面

41b非作用面

410电极垫

w宽度

s,k虚线圆圈处。

具体实施方式

以下通过特定的具体实施例说明本发明的实施方式，本领域技术人员可由本说明书所揭示的内容轻易地了解本发明的其他优点及功效。

须知，本说明书所附图所绘示的结构、比例、大小等，均仅用以配合说明书所揭示的内容，以供本领域技术人员的了解与阅读，并非用以限定本发明可实施的限定条件，故不具技术上的实质意义，任何结构的修饰、比例关系的改变或大小的调整，在不影响本发明所能产生的功效及所能达成的目的下，均应仍落在本发明所揭示的技术内容得能涵盖的范围内。同时，本说明书中所引用的如“上”、“第一”、“第二”及“一”等用语，也仅为便于叙述的明了，而非用以限定本发明可实施的范围，其相对关系的改变或调整，在无实质变更技术内容下，当也视为本发明可实施的范畴。

图2为本发明的半导体基板2的上视示意图。如图2所示，所述的半导体基板2包括有一基板本体20以及多个突出结构21。

所述的基板本体20为含硅的板体，例如，硅中介板(throughsiliconinterposer，简称tsi)、主动芯片、被动芯片或玻璃基板。

于本实施例中，该基板本体20具有四个侧面20a，如图2所示的矩形轮廓。

所述的突出结构21自该基板本体20的侧面20a向外延伸。

于本实施例中，该基板本体20的四个侧面20a于其交会处形成有四个角落20b，以令各该突出结构21对应形成于各该角落20b上。

此外，该突出结构21包含有一连接该基板本体20的颈部21a与一连接该颈部21a的头部21b，且该突出结构21的轮廓由直线210,210’、曲线211或其二者的组合所构成，如图2a至图2d所示。具体地，如图2a及图2d所示，该颈部21a呈钝角多边形；如图2b及图2c所示，该颈部21a呈圆弧形。因此，本实施例的突出结构21由圆弧及/或多边形所构成。需注意，如图2a及图2d所示，该颈部21a的单一侧至多十条直线210，以避免变成弧状。

又，于其它实施例中，如图2’所示的半导体基板2’，该基板本体20’仅具有一侧面20a’，如圆形轮廓，且该突出结构21的位置可依需求形成于该侧面20a’的任一处上。

另外，该半导体基板2的制法如图3所示，先提供一整版面板块3，且该整版面板块3包含多个基板本体20及多个预切割道30，且该预切割道30的宽度w约为80至120微米(μm)，再于这些预切割道30上形成光阻层后，以干式蚀刻方式，如反应性离子蚀刻(reactiveionetching，简称rie)或等离子(plasma)方式，形成多个突出结构21及切割道30’，之后移除该光阻层，再沿这些切割道30’进行切单制造方法以分离各该半导体基板2，最后移除该半导体基板2周围的预切割道材质30”。因此，该突出结构21与该基板本体20一体成形。

本发明的半导体基板2,2’通过该突出结构21的设计，以分散该半导体基板2,2’于后续封装制造方法中所产生的应力，使该半导体基板2,2’消除应力集中于角落的问题，故能避免该半导体基板2,2’于封装后发生破裂或脱层的问题，因而能提高产品合格率。

此外，该突出结构21凸出于该基板本体20,20’的侧面20a,20a’外，亦即该突出结构21只占用预切割道30的区域，故该突出结构21不会占用该基板本体20,20’的原本预定区域(如布设线路或设置电极垫的区域)，使该基板本体20,20’的原本预定可用面积与性能皆完全不受影响。

图4为本发明的电子封装件4的剖面示意图。如图4所示，所述的电子封装件4包括有一半导体基板40、至少一电子元件41以及一封装层42。

所述的半导体基板40如图2所述的结构，其基板本体40’定义有相对的第一表面40a与第二表面40b，且该半导体基板40的侧面40c邻接该第一表面40a与第二表面40b，使该突出结构21自该侧面40c向外延伸。

于本实施例中，该半导体基板40具有多个线路。例如，该基板本体40’中具有多个贯穿该第一与第二表面40a,40b(即连通该第一与第二表面40a,40b)的导电穿孔400。具体地，该导电穿孔400为导电硅穿孔(through-siliconvia，简称tsv)，且该导电穿孔400的两端面分别齐平该基板本体40’的第一表面40a与第二表面40b。

此外，该半导体基板40的线路也可形成于该基板本体40’的第一表面40a上。例如，进行线路重布层(redistributionlayer，简称rdl)制造方法，以形成一线路重布结构401，且该线路重布结构401电性连接各该导电穿孔400。

所述的电子元件41设于该半导体基板40上，且该电子元件41为主动元件、被动元件或其二者组合等，其中，该主动元件为例如半导体芯片，且该被动元件为例如电阻、电容及电感。

于本实施例中，该电子元件41为半导体芯片，其具有相对的作用面41a与非作用面41b，该作用面41a具有多个电极垫410，使该电子元件41以其电极垫410通过含焊锡材料的导电元件402结合于该线路重布结构401上。

所述的封装层42形成于该半导体基板40上以包覆这些电子元件41与这些导电元件402。

于本实施例中，形成该封装层42的材质为聚酰亚胺(polyimide，简称pi)、干膜(dryfilm)、环氧树脂(expoxy)或封装材。

于另一实施例中，该电子封装件4亦可包括一封装基板43，其设于该半导体基板40用于设有该电子元件41的另一侧上(即该基板本体40’的第二表面40b上)。具体地，该封装基板43通过多个导电元件430结合并电性连接该半导体基板40的导电穿孔400，再形成底胶44于该封装基板43与该半导体基板40之间以包覆这些导电元件430，并于后续制造方法中，形成多个焊球(图略)于该封装基板43下侧，以供该电子封装件4结合至一电路板(图略)上。

另外，该电子封装件4的制法如图5所示(图未示封装层42)，先提供一整版面板块5，该整版面板块5包含多个基板本体40’及多个预切割道50，且该基板本体40’上设有该电子元件41；接着，于这些预切割道50上以蚀刻方式形成多个突出结构21及切割道50’，之后沿这些切割道50’进行切单制造方法以分离各该半导体基板40，最后移除该电子封装件4周围的预切割道材质50”。或者，先于该整版面板块5形成多个突出结构21及切割道50’，再于该基板本体40’上设置电子元件41。

需注意，干式蚀刻无法蚀刻该封装层42，故可先形成这些突出结构21及切割道50’，再形成该封装层42。应可理解地，也可先形成该封装层42，再以其它方式形成这些突出结构21及切割道50’。

本发明的电子封装件4通过该突出结构21的设计，以消除该半导体基板40的应力集中，故于封装后，该半导体基板40不会沿角落处发生破裂，且能避免因热膨胀系数(cte)不匹配而与该封装层42(或底胶44)发生分离的问题，因而该半导体基板40得以与该电子元件41及封装基板43保持正常电性连接，并能通过可靠度测试，致能提高产品合格率。

此外，该突出结构21凸出于该基板本体40’的使用区域外，亦即该突出结构21只占用该预切割道50的区域，故该突出结构21不会占用该基板本体40’的原本预定区域(如布设线路或设置电极垫的区域)，使该半导体基板40的可用面积与性能皆完全不受影响，亦即该基板本体40’的线路布设空间或设置该电子元件41的区域不受影响。

综上所述，本发明的电子封装件及半导体基板中，通过该突出结构消除应力集中的问题，以提升产品合格率，且该半导体基板的原本可用区域与性能均不受影响。

上述实施例仅用以例示性说明本发明的原理及其功效，而非用于限制本发明。任何本领域技术人员均可在不违背本发明的精神及范畴下，对上述实施例进行修改。因此本发明的权利保护范围，应如权利要求书所列。