半导体器件及制造方法与流程

本发明涉及半导体器件领域，尤其涉及一种半导体器件及制造方法。

背景技术：

随着高效完备的功率转换电路和系统需求的日益增加，具有低功耗和高速特性的功率器件最近吸引了很多关注。氮化镓(gan)作为一种第三代宽禁带半导体材料，由于其具有大禁带宽度(3.4ev)、高电子饱和速率(2×10⁷cm/s)、高击穿电场(1×10¹⁰--3×10¹⁰v/cm)，较高热导率，耐腐蚀和抗辐射性能，在高压、高频、高温、大功率和抗辐照环境条件下具有较强的优势，被认为是研究短波光电子器件和高压高频率大功率器件的最佳材料。

尤其是gan基氮化镓铝(algan)/gan高迁移率晶体管成为功率器件中的研究热点。algan/gan抑制结处能够形成高浓度、高迁移率的二维电子气(2deg)，同时异质结对2deg具有良好的调节作用。但是对于增强型gan高迁移率晶体管，由于其沟道长度与导通电阻呈正比，但与器件耐压呈反比，因此很难在低导通电阻的基础上实现高耐压，影响器件的电学特性。

技术实现要素：

本发明提供一种半导体器件及制造方法，用于解决现有的gan高迁移率晶体管无法兼顾导通特性和耐压特性的问题。

本发明的第一方面提供一种半导体器件，包括：衬底、位于所述衬底上的氮化镓gan层、位于所述gan层上的氮化镓铝algan层、开设有栅极接触孔、源极接触孔和漏极接触孔的介质层、栅极、源极、以及漏极；所述介质层位于algan层的表面上，所述栅极接触孔位于所述源极接触孔和所述漏极接触孔之间；所述algan层设置有与所述栅极接触孔连通的凹槽，所述凹槽位于所述栅极接触孔的下方且靠近所述源极接触孔的一侧，所述凹槽的宽度小于所述栅极接触孔宽度的一半，所述凹槽的深度小于所述algan层的厚 度；所述源极和所述漏极分别包括填充所述源极接触孔和所述漏极接触孔的第一金属层，所述栅极包括填充所述凹槽和所述栅极接触孔的第二金属层。

本发明的第二方面提供一种半导体器件制造方法，包括：在衬底上自下向上依次形成氮化镓gan层、氮化镓铝algan层和介质层；去除预设区域内的介质层，直至露出所述algan层的表面，形成源极接触孔和漏极接触孔；在器件表面沉积第一金属层，对所述第一金属层进行刻蚀，直至露出所述介质层的表面，形成源极和漏极；对位于所述源极和所述漏极之间的部分介质层进行刻蚀，直至露出所述algan层的表面，形成栅极接触孔；对露出的algan层靠近源极的部分区域表面进行刻蚀，形成凹槽，所述凹槽的宽度小于所述栅极接触孔宽度的一半，所述凹槽的深度小于所述algan层的厚度；在所述凹槽和所述栅极接触孔内填充第二金属层，形成栅极。

本发明提供的半导体器件及制造方法中，在衬底上依次形成gan层、algan层和介质层，介质层开设有栅极接触孔、源极接触孔和漏极接触孔，栅极接触孔下方靠近源极的algan层还设置有与栅极接触孔连通的凹槽，该凹槽的宽度小于栅极接触孔宽度的一半且深度小于algan层的厚度，栅极包括填充在凹槽和栅极接触孔的金属层，基于上述结构，栅极被划分为延伸至algan层中的增强型栅极和位于algan层表面上的耗尽型栅极，增强型栅极的长度小于耗尽型栅极的长度，当器件处于关态条件下，增强型栅极关断，而耗尽型栅极可以在漏极电压下锁住沟道电势，提供高阻断能力，当器件处于开态状态，栅极下方的增强型沟道和耗尽型沟道提供低的沟道电阻，保证高导通电流和低导通电阻，从而优化器件的正向导通特性和反向耐压特性，提高器件的可靠性。

附图说明

图1为本发明实施例一提供的半导体器件的剖面结构示意图；

图2a为本发明实施例二提供的一种半导体器件制造方法的流程示意图；

图2b为本发明实施例二中沉积第一金属层的流程示意图；

图2c为本发明实施例二中形成栅极的流程示意图；

图2d为本发明实施例二提供的一种半导体器件制造方法的流程示意图；

图2e为本发明实施例二提供的另一种半导体器件制造方法的流程示意 图；

图3a为本发明实施例二中形成gan层、algan层和介质层之后的所述半导体器件的剖面结构示意图；

图3b为本发明实施例二中形成源极接触孔和漏极接触孔之后的所述半导体器件的剖面结构示意图；

图3c为本发明实施例二中在器件表面沉积第一金属层之后的所述半导体器件的剖面结构示意图；

图3d为本发明实施例二中对第一金属层进行刻蚀之后的所述半导体器件的剖面结构示意图；

图3e为本发明实施例二中形成栅极接触孔之后的所述半导体器件的剖面结构示意图；

图3f为本发明实施例二中形成凹槽之后的所述半导体器件的剖面结构示意图。

附图标记：

11-衬底；12-gan层；13-algan层；

131-凹槽；14-介质层；141-栅极接触孔；

142-源极接触孔；143-漏极接触孔；15-栅极；

16-源极；17-漏极；18-第一金属层。

具体实施方式

为使本发明实施例的目的、技术方案和优点更加清楚，下面将结合本发明实施例中的附图，对本发明实施例中的技术方案进行清楚、完整地描述。为了方便说明，放大或者缩小了不同层和区域的尺寸，所以图中所示大小和比例并不一定代表实际尺寸，也不反映尺寸的比例关系。

图1为本发明实施例一提供的半导体器件的剖面结构示意图，如图1所示，该器件包括：衬底11、位于衬底11上的氮化镓(gan)层12、位于gan层12上的氮化镓铝(algan)层13、开设有栅极接触孔141、源极接触孔142和漏极接触孔143的介质层14、栅极15、源极16、以及漏极17；

介质层14位于algan层13的表面上，栅极接触孔141位于源极接触孔142和漏极接触孔143之间；

algan层13设置有与栅极接触孔141连通的凹槽131，凹槽131位于栅极接触孔141的下方且靠近源极接触孔142的一侧，凹槽131的宽度小于栅极接触孔141宽度的一半，凹槽131的深度小于algan层13的厚度；

源极16和漏极17分别包括填充源极接触孔142和漏极接触孔143的第一金属层，栅极15包括填充凹槽131和栅极接触孔141的第二金属层

其中，衬底11可以为半导体元素，例如单晶硅、多晶硅或非晶结构的硅或硅锗(sige)，也可以为混合的半导体结构，例如碳化硅、锑化铟、碲化铅、砷化铟、磷化铟、砷化镓或锑化镓、合金半导体或其组合。在实际应用中，衬底11具体还可以为在半导体衬底上生长的一层或多层半导体薄膜的外延片。可选的，本实施例中的衬底11可以为硅衬底。

可选的，介质层14可以为氮化硅(si3n4)层。具体的，实际工艺中，可以在衬底11上依次叠加形成gan层12和algan层13，进一步的，在algan层13表面沉积si3n4层。其中，凹槽131的深度可以为algan层13的厚度的一半。

具体的，填充在凹槽中的第二金属层形成增强型栅极，位于algan层13表面上的第二金属层形成耗尽型栅极，并且增强型栅极的长度短，耗尽型栅极的长度长，这里的长短指的是器件剖面图中在横向方向上的宽度大小，即宽度大小。

基于上述方案，栅极被划分为延伸至algan层中的增强型栅极和位于algan层表面上的耗尽型栅极，增强型栅极的长度小于耗尽型栅极的长度，当器件处于关态条件下，增强型栅极关断，而耗尽型栅极可以在漏极电压下锁住沟道电势，提供高阻断能力，当器件处于开态状态，栅极下方的增强型沟道和耗尽型沟道提供低的沟道电阻，保证高导通电流和低导通电阻，从而优化器件的正向导通特性和反向耐压特性。

实际应用中，金属层的材料可以为金、银、铝、铂或钼，具体材料的选择可根据实际情况而定。

本实施例提供的半导体器件，在衬底上依次形成gan层、algan层和介质层，介质层开设有栅极接触孔、源极接触孔和漏极接触孔，栅极接触孔下方靠近源极的algan层还设置有与栅极接触孔连通的凹槽，该凹槽的宽度小于栅极接触孔宽度的一半且深度小于algan层的厚度，栅极包括填充在凹槽 和栅极接触孔的金属层，基于上述结构，栅极被划分为延伸至algan层中的增强型栅极和位于algan层表面上的耗尽型栅极，增强型栅极的长度小于耗尽型栅极的长度，当器件处于关态条件下，增强型栅极关断，而耗尽型栅极可以在漏极电压下锁住沟道电势，提供高阻断能力，当器件处于开态状态，栅极下方的增强型沟道和耗尽型沟道提供低的沟道电阻，保证高导通电流和低导通电阻，从而优化器件的正向导通特性和反向耐压特性，提高器件的可靠性。

图2a为本发明实施例二提供的一种半导体器件制造方法的流程示意图，如图2a所示，所述方法包括：

201、在衬底上自下向上依次形成gan层、algan层和介质层。

具体地，执行201之后的所述半导体器件的剖面结构示意图如图3a所示，其中，所述衬底用标号11表示，所述gan层用标号12表示，所述algan层用标号13表示，所述介质层用标号14表示。

202、去除预设区域内的介质层，直至露出algan层的表面，形成源极接触孔和漏极接触孔。

具体地，执行202之后的所述半导体器件的剖面结构示意图如图3b所示，其中，所述源极接触孔用标号142表示，所述漏极接触孔用标号143表示。

203、在器件表面沉积第一金属层，对第一金属层进行刻蚀，直至露出介质层的表面，形成源极和漏极。

具体地，执行203中在器件表面沉积第一金属层之后的所述半导体器件的剖面结构示意图如图3c所示，其中，所述第一金属层用标号18表示。执行203中对第一金属层进行刻蚀之后的所述半导体器件的剖面结构示意图如图3d所示，其中，所述源极用标号16表示，所述漏极用标号17表示。

实际工艺中，可以通过涂胶、曝光、显影等工艺对第一金属层进行光刻刻蚀，从而形成源极和漏极。

204、对位于源极和漏极之间的部分介质层进行刻蚀，直至露出algan层的表面，形成栅极接触孔。

具体地，执行204之后的所述半导体器件的剖面结构示意图如图3e所示，其中，所述栅极接触孔用标号141表示。具体的，刻蚀的方式可以有多种， 例如，采用干法刻蚀，对介质层进行刻蚀，在此不对其进行限制。

205、对露出的algan层靠近源极的部分区域表面进行刻蚀，形成凹槽，凹槽的宽度小于栅极接触孔宽度的一半，凹槽的深度小于algan层的厚度。

具体地，执行205之后的所述半导体器件的剖面结构示意图如图3f所示，其中，所述凹槽用标号131表示。

206、在凹槽和栅极接触孔内填充第二金属层，形成栅极。

具体地，执行205之后的所述半导体器件的剖面结构示意图如图1所示，其中，所述栅极用标号15表示。

其中，衬底可以为半导体元素，例如单晶硅、多晶硅或非晶结构的硅或硅锗(sige)，也可以为混合的半导体结构，例如碳化硅、锑化铟、碲化铅、砷化铟、磷化铟、砷化镓或锑化镓、合金半导体或其组合。在实际应用中，衬底具体还可以为在半导体衬底上生长的一层或多层半导体薄膜的外延片。可选的，本实施例中的衬底可以为硅衬底。

其中，介质层可以为氮化硅(si3n4)层。相应的，201具体可以包括：在衬底上自下向上依次形成gan层、algan层和si3n4层。

在一种可实施方式中，如图2b所示，图2b为本发明实施例二中沉积第一金属层的流程示意图，在前述任一实施方式的基础上，203中所述在器件表面沉积第一金属层，具体可以包括：

301、采用磁控溅射镀膜工艺，依次沉积第一钛ti层、铝al层、第二钛ti层和氮化钛tin层，其中，第一ti层的厚度为200埃，al层的厚度为1200埃，第二ti层的厚度为200埃，tin层的厚度为200埃。

具体的，第一金属层由自下向上叠加设置的ti层、al层、ti层和tin层通过磁控溅射镀膜工艺形成，以优化电极特性。

同样的，为了进一步优化栅极特性，减小栅漏电，如图2c所示，图2c为本发明实施例二中形成栅极的流程示意图，在前述任一实施方式的基础上，206具体可以包括：

401、采用磁控溅射镀膜工艺，在凹槽和栅极接触孔内依次沉积镍ni层和金au层。

具体的，栅极的金属层由自下向上依次叠加的ni层和au层构成。

此外，在实际工艺中，还可以通过进行表面处理、退火等工艺提高器件 特性。

可选的，如图2d所示，图2d为本发明实施例二提供的一种半导体器件制造方法的流程示意图，在前述任一实施方式的基础上，在203之前，所述方法还可以包括：

501、利用稀氟氢酸dhf、sc1、和sc2的混合物，对器件表面进行表面处理。

本实施方式中，在进行第一金属层的淀积前，先利用dhf、sc1、和sc2的混合物对电极接触孔进行清洗，以对电极接触孔的表面进行优化处理，以提高后续淀积金属层的质量，进而提高器件特性。

再可选的，如图2e所示，图2e为本发明实施例二提供的另一种半导体器件制造方法的流程示意图，在前述任一实施方式的基础上，在203之后，所述方法还可以包括：

601、在840摄氏度(℃)的条件下，在氮气(n2)氛围内退火30秒(s)。

本实施方式通过在形成源极和漏极后进行退火工艺，进一步优化源极和漏极与半导体之间的欧姆接触，进而提高器件特性。

本实施例提供的半导体器件制作方法中，在衬底上依次形成gan层、algan层和介质层，介质层开设有栅极接触孔、源极接触孔和漏极接触孔，栅极接触孔下方靠近源极的algan层还设置有与栅极接触孔连通的凹槽，该凹槽的宽度小于栅极接触孔宽度的一半且深度小于algan层的厚度，栅极包括填充在凹槽和栅极接触孔的金属层，基于上述结构，栅极被划分为延伸至algan层中的增强型栅极和位于algan层表面上的耗尽型栅极，增强型栅极的长度小于耗尽型栅极的长度，当器件处于关态条件下，增强型栅极关断，而耗尽型栅极可以在漏极电压下锁住沟道电势，提供高阻断能力，当器件处于开态状态，栅极下方的增强型沟道和耗尽型沟道提供低的沟道电阻，保证高导通电流和低导通电阻，从而优化器件的正向导通特性和反向耐压特性，提高器件的可靠性。

最后应说明的是：以上各实施例仅用以说明本发明的技术方案，而非对其限制；尽管参照前述各实施例对本发明进行了详细的说明，本领域的普通技术人员应当理解：其依然可以对前述各实施例所记载的技术方案进行修改， 或者对其中部分或者全部技术特征进行等同替换；而这些修改或者替换，并不使相应技术方案的本质脱离本发明各实施例技术方案的范围。