高电子迁移率晶体管及其制作方法与流程

本发明涉及半导体元器件技术，尤其涉及一种高电子迁移率晶体管及其制作方法。

背景技术：

gan(氮化镓)是第三代宽禁带半导体材料，由于其具有大禁带宽度、高电子饱和速率、高击穿电场，较高热导率，耐腐蚀和抗辐射性能，在高压、高频、高温、大功率和抗辐照环境条件下具有较强的优势，被认为是研究短波光电子器件和高压高频率大功率器件的最佳材料。

在大功率器件中，高电子迁移率晶体管是研究热点，其包含的半导体有源层是研究的关键，该半导体有源层包括自下而上依次形成的衬底、gan层和algan(氮化镓铝)层。algan层与gan层之间的异质结处能形成高浓度、高迁移率的2deg(two-dimensionalelectrongas，二维电子气),同时异质结对2deg具有良好的调节作用。2deg作为沟道可显著提升高迁移率晶体管的性能。

但是在现有高电子迁移率晶体管的半导体有源层中，algan层较厚，通常超过30nm，使得栅电极底部到沟道的距离相对较大，且algan层中具有缺陷，由于algan层较厚，栅电极底部到沟道之间的缺陷也较多，导致产生较大的栅漏电，从而妨碍了高迁移率晶体管性能的提升。

技术实现要素：

本发明提供一种高电子迁移率晶体管及其制作方法，解决了现有的高电子迁移率晶体管栅漏电较大的问题。

本发明实施例一方面提供一种高电子迁移率晶体管，包括：

半导体有源层，所述半导体有源层包括自下而上依次形成algan层、gan层和aln层，所述aln层的厚度小于所述algan层的厚度；

覆盖在所述半导体有源层上的介质层；

穿过所述介质层，且暴露所述半导体有源层的第一接触孔；

形成在所述第一接触孔中的栅电极。

本发明实施例另一方面提供一种高电子迁移率晶体管的制作方法，包括：

形成半导体有源层，所述半导体有源层包括自下而上依次形成algan层、gan层和aln层，所述aln层的厚度小于所述algan层的厚度；

在所述半导体有源层上形成介质层；

在所述介质层上形成暴露所述半导体有源层的第一接触孔；

在所述第一接触孔中形成栅电极。

本发明提供的高电子迁移率晶体管及其制作方法中，由于半导体有源层包括自下而上依次形成algan层、gan层和aln层，在gan层和aln层之间会形成一个势垒层，这个势垒层用作该高电子迁移率晶体管的沟道，并且由于aln层的厚度小于algan层的厚度，使得第一接触孔中栅电极的底部与沟道之间的距离减小，同时由于aln层中的缺陷浓度小于algan层中的缺陷浓度，使得栅电极底部与沟道之间的缺陷显著减小，从而显著减小了栅电极漏电，提升了高迁移率晶体管的性能。

附图说明

为了更清楚地说明本发明实施例或现有技术中的技术方案，下面将对实施例或现有技术描述中所需要使用的附图作一简单地介绍，显而易见地，下面描述中的附图是本发明的一些实施例，对于本领域普通技术人员来讲，在不付出创造性劳动性的前提下，还可以根据这些附图获得其他的附图。

图1为本发明实施例一提供的一种高电子迁移率晶体管的示意图；

图2为本发明实施例一提供的另一种高电子迁移率晶体管的示意图；

图3为本发明实施例一提供的又一种高电子迁移率晶体管的示意图；

图4为本发明实施例二提供的高电子迁移率晶体管的制作方法的流程图；

图5a～图5h为本发明实施例三提供的高电子迁移率晶体管的制作方法中各步骤形成的结构示意图；

图6a～图6j为本发明实施例四提供的高电子迁移率晶体管的制作方法 中各步骤形成的结构示意图。

具体实施方式

为使本发明实施例的目的、技术方案和优点更加清楚，下面将结合本发明实施例中的附图，对本发明实施例中的技术方案进行清楚、完整地描述，显然，所描述的实施例是本发明一部分实施例，而不是全部的实施例。基于本发明中的实施例，本领域普通技术人员在没有做出创造性劳动前提下所获得的所有其他实施例，都属于本发明保护的范围。

实施例一

图1为本发明实施例一提供的一种高电子迁移率晶体管的示意图。

如图1所示，该高电子迁移率晶体管包括半导体有源层11、介质层12和栅电极14。其中，半导体有源层11包括自下而上依次形成algan层112、gan层113和aln层114，该aln层114的厚度小于该algan层112的厚度。介质层12覆盖在半导体有源层11上，且在介质层12上设置有穿过该介质层12，并暴露该半导体有源层11的第一接触孔13。栅电极14形成在该接触孔中。

与现有技术不同的是，本实施例提供的高电子迁移率晶体管将现有高电子迁移率晶体管中的algan层112与gan层113交换了一下位置，并且在位于上层的gan层113上形成了aln层114。algan层112与gan层113的厚度均与现有技术相同。

该高电子迁移率晶体管中，algan层112与gan层113之间会形成现有技术所述的二维电子气，且aln层114与gan层113之间会形成一个较薄的势垒层，相比于二维电子气与栅电极14底部之间的距离，势垒层与栅电极14底部之间的距离更近一些，因此可以将该势垒层作为沟道。aln层114的厚度就相当于栅电极底部与沟道之间的距离。

现有的高电子迁移率晶体管中，algan层是半导体有源层中的顶层，algan层的厚度就相当于栅电极底部与沟道之间的距离。

本实施例中，当aln层114的厚度小于algan层112的厚度时，相比于现有的高电子迁移率晶体管，栅电极14底部与沟道的距离更小。在使用该晶体管时，栅漏电就会更小。

图2为本发明实施例一提供的另一种高电子迁移率晶体管的示意图。

图2所示的晶体管结构与图1所示的晶体管结构不同之处在于：栅电极14的底部嵌入aln层中。这样设置使得栅电极14与半导体有源层11形成肖特基接触，从而使得栅电极14的正向导通门限电压和正向压降均显著降低。并且能使栅电极14与沟道的距离更小。

图3为本发明实施例一提供的又一种高电子迁移率晶体管的示意图。

图3所示的晶体管结构与图1和图2所示的晶体管结构不同之处在于：该晶体管还包括形成在第一接触孔13中的栅绝缘层15，该栅绝缘层15位于栅电极14与aln层114之间，且栅绝缘层15的厚度与aln层114的厚度之和小于algan层的厚度。

aln层114中存在缺陷，虽然该缺陷浓度小于algan层112中的缺陷浓度，但是有缺陷存在也会导致栅电极漏电。通过在栅电极14与aln层114之间设置栅绝缘层，可以改善栅电极金属和aln层114之间的界面态，从而减少缺陷对栅电极的影响，从而改善栅漏电。

另外，通过限制栅绝缘层15的厚度与aln层114的厚度之和小于algan层的厚度，可以避免增加栅绝缘层15后，栅电极14的底部与沟道间距离增加过多导致的栅漏电大于现有技术的情况。通常情况下，aln层114的厚度为11nm～17nm，栅绝缘层15的厚度为5nm～7nm，这两者之和小于现有algan层的厚度(＞30nm)。

上述实施例中，栅绝缘层的材料可以为si3n4。以保证栅电极14与半导体有缘层之间的可靠绝缘以及更好地改善栅电极金属和aln层114之间的界面态。

上述的高电子迁移率晶体管还包括穿过介质层12，且与半导体有源层11接触的源电极16和漏电极17。

另外，本实施例中，如图1～图3所示，半导体有源层11还包括衬底111，衬底可以包括但不限于sic、si或者蓝宝石。

本实施例提供的高电子迁移率晶体管中，半导体有源层包括自下而上依次形成algan层、gan层和aln层，在gan层和aln层之间会形成一个势垒层，这个势垒层用作该高电子迁移率晶体管的沟道，由于aln层的厚度小于algan层的厚度，使得第一接触孔中栅电极的底部与沟道之间的距离减小， 同时由于aln层中的缺陷浓度小于algan层中的缺陷浓度，使得栅电极底部与沟道之间的缺陷显著减小，从而显著减小了栅极漏电，进而提升了高迁移率晶体管的性能。

实施例二

图4为本发明实施例二提供的高电子迁移率晶体管的制作方法的流程图。如图4所示，该方法包括如下步骤。

步骤401、形成半导体有源层11。

具体地，如图1～图3所示，半导体有源层11包括自下而上依次形成algan层112、gan层113和aln层114，该aln层114的厚度小于该algan层112的厚度。

步骤402、在半导体有源层11上形成介质层12。

具体地，该介质层12的材料可以是si3n4。

步骤403、在介质层12上形成暴露半导体有源层11的第一接触孔13。

步骤404、在第一接触孔13中形成栅电极14。

本实施例提供的高电子迁移率晶体管的制作方法中，形成的半导体有源层包括自下而上依次形成algan层、gan层和aln层，在gan层和aln层之间会形成一个势垒层，这个势垒层用作该高电子迁移率晶体管的沟道，另外，由于aln层的厚度小于algan层的厚度，使得形成的第一接触孔中栅电极的底部与沟道之间的距离减小，同时由于aln层中的缺陷浓度小于algan层中的缺陷浓度，使得栅电极底部与沟道之间的缺陷显著减小，从而显著减小了栅极漏电，进而提升了高迁移率晶体管的性能。

实施例三

图5a～图5h为本发明实施例三提供的高电子迁移率晶体管的制作方法中各步骤形成的结构示意图。该方法用于制作图2所示的高电子迁移率晶体管。如图5a～图5h所示，该方法包括如下步骤。

步骤501、形成半导体有源层11。

该步骤如图5a所示，该半导体有源层11包括自下而上依次形成algan层、gan层和aln层，其中，aln层的厚度小于algan层的厚度。当然该半导 体有源层11还包括位于algan层112下方的衬底111。

步骤502、在半导体有源层11上形成介质层12。

该步骤如图5b所示，该介质层12的材料可以是si3n4。

步骤503、利用光刻工艺对介质层12进行刻蚀，在介质层12上形成暴露半导体有源层11的第二接触孔51和第三接触孔52。

该步骤如图5c所示，需要说明的是，此处的“第二”“第三”与下面实施例描述的“第一”仅是为了区别不同的接触孔，并不代表各接触孔的形成顺序。其中的光刻工艺为现有技术，包括光刻胶涂覆、曝光、显影、刻蚀、除胶等步骤，在此不再赘述。刻蚀步骤优选采用干法刻蚀。

步骤504、依次用氢氟酸、第一清洗液及第二清洗液对暴露的表面进行清洗。

具体地，第一清洗液包括氨水和双氧水，第二清洗液包括盐酸和双氧水。用氢氟酸对暴露的表面进行清洗的目的是去除暴露的暴露表面的自然氧化膜，而附着在自然氧化膜上的金属也被溶解到氢氟酸中，同时氢氟酸抑制了氧化膜的形成，此过程产生氟化氢和废氢氟酸。包括氨水和双氧水的第一清洗液通常被称为sc1清洗液，它用来去除暴露表面的颗粒。包括盐酸和双氧水的第二清洗液通常被称为sc2清洗液，它用来去除暴露表面的杂质粒子。

步骤505、在介质层12上形成第三金属层53。

该步骤如图5d所示，需要说明的是，此处的“第三”与下面实施例描述的“第一”、“第二”仅是为了区别不同的金属层，并不代表各层的形成顺序。该步骤可采用现有的磁控溅射镀膜工艺。

步骤506、利用光刻工艺对第三金属层53进行刻蚀，形成源电极16和漏电极17。

该步骤如图5e所示，源电极16在第二接触孔51中与半导体有源层11接触，而漏电极17在第三接触孔52中与半导体有源层11接触。源电极16与半导体有源层11的接触属于欧姆接触，源电极16选用不同的材料，接触电阻的大小不同，从而对源电极16的导电性产生不同的影响。同样地，漏电极17与半导体有源层11的接触也属于欧姆接触，漏电极17选用不同的材料，接触电阻的大小不同，从而对漏电极17的导电性产生不同的影响。

步骤507、在840℃的条件下，在n2氛围内对已形成的源电极和漏电极退 火30秒。

退火操作的目的是使用于形成源电极16和漏电极17的金属层形成合金，从而使导电性能进一步提升。

步骤508、利用光刻工艺对介质层12和部分半导体有源层11进行刻蚀，在介质层12上形成暴露半导体有源层11的第一接触孔13。

该步骤如图5f所示。

步骤509、在介质层12上形成第一金属层54。

该步骤如图5g所示，可采用现有的磁控溅射镀膜工艺。

步骤510、利用光刻工艺对第一金属层54进行刻蚀，形成栅电极14。

该步骤如图5h所示，形成的栅电极14底部部分嵌入到半导体有源层中。

本实施例提供的高电子迁移率晶体管的制作方法中，形成的半导体有源层包括自下而上依次形成algan层、gan层和aln层，在gan层和aln层之间会形成一个势垒层，这个势垒层用作该高电子迁移率晶体管的沟道，由于aln层的厚度小于algan层的厚度，使得形成的第一接触孔中栅电极的底部与沟道之间的距离减小，同时由于aln层中的缺陷浓度小于algan层中的缺陷浓度，使得栅电极底部与沟道之间的缺陷显著减小，另外，形成的栅电极底部部分嵌入在半导体有源层中，使得栅电极底部更接近沟道，从而进一步减小了栅极漏电，并且进一步提升了高迁移率晶体管的性能。

实施例四

图6a～图6j为本发明实施例四提供的高电子迁移率晶体管的制作方法中各步骤形成的结构示意图。该方法用于制作图3所示的高电子迁移率晶体管。如图6a～图6j所示，该方法包括如下步骤。

步骤601、形成半导体有源层11。

该步骤如图6a所示，该半导体有源层11包括自下而上依次形成algan层、gan层和aln层，其中，aln层的厚度小于algan层的厚度。当然该半导体有源层11还包括位于algan层112下方的衬底111。

步骤602、在半导体有源层11上形成介质层12。

该步骤如图6b所示，该介质层12的材料可以是si3n4。

步骤603、利用光刻工艺对介质层12进行刻蚀，在介质层12上形成暴 露半导体有源层11的第二接触孔61和第三接触孔62。

该步骤如图6c所示，需要说明的是，此处的“第二”“第三”与下面实施例描述的“第一”仅是为了区别不同的接触孔，并不代表各接触孔的形成顺序。其中的光刻工艺为现有技术，包括光刻胶涂覆、曝光、显影、刻蚀、除胶等步骤，在此不再赘述。刻蚀步骤优选采用干法刻蚀。

步骤604、依次用氢氟酸、第一清洗液及第二清洗液对暴露的表面进行清洗。

具体地，第一清洗液包括氨水和双氧水，第二清洗液包括盐酸和双氧水。用氢氟酸对暴露的表面进行清洗的目的是去除暴露的暴露表面的自然氧化膜，而附着在自然氧化膜上的金属也被溶解到氢氟酸中，同时氢氟酸抑制了氧化膜的形成，此过程产生氟化氢和废氢氟酸。包括氨水和双氧水的第一清洗液通常被称为sc1清洗液，它用来去除暴露表面的颗粒。包括盐酸和双氧水的第二清洗液通常被称为sc2清洗液，它用来去除暴露表面的杂质粒子。

步骤605、在介质层12上形成第三金属层63。

该步骤如图6d所示，需要说明的是，此处的“第三”与下面实施例描述的“第一”、“第二”仅是为了区别不同的金属层，并不代表各层的形成顺序。该步骤可采用现有的磁控溅射镀膜工艺。

步骤606、利用光刻工艺对第三金属层63进行刻蚀，形成源电极16和漏电极17。

该步骤如图6e所示，源电极16在第二接触孔51中与半导体有源层11接触，而漏电极17在第三接触孔52中与半导体有源层11接触。源电极16与半导体有源层11的接触属于欧姆接触，源电极16选用不同的材料，接触电阻的大小不同，从而对源电极16的导电性产生不同的影响。同样地，漏电极17与半导体有源层11的接触也属于欧姆接触，漏电极17选用不同的材料，接触电阻的大小不同，从而对漏电极17的导电性产生不同的影响。

步骤607、在840℃的条件下，在n2氛围内对已形成的源电极16和漏电极17退火30秒。

退火操作的目的是使用于形成源电极16和漏电极17的金属层形成合金，从而使导电性能进一步提升。

前述各步骤与实施例三中步骤501～步骤507相同。

步骤608、利用光刻工艺对介质层12进行刻蚀，在介质层上形成暴露半导体有源层的第一接触孔13。

该步骤如图6f所示。该步骤与实施例三中步骤508不同之处在于，没有对半导体有源层11进行部分刻蚀。当然本实施例并不限于此，也可以如步骤508所述对半导体有源层11进行部分刻蚀，这样在后续步骤中形成的栅绝缘层就会部分嵌入半导体有源层11中。

步骤609、在介质层12上形成绝缘材料层64。

该步骤如图6g所示，形成的绝缘材料层64不仅覆盖介质层12，也覆盖了形成在介质层12中的源电极16和漏电极17。

步骤610、利用光刻工艺去除第一接触孔13外的绝缘材料层64。

该步骤如图6h所示，该步骤完成后，剩余的绝缘材料层64就是位于第一接触孔13中的栅绝缘层15。

步骤611、在介质层12和栅绝缘层15上形成第二金属层65。

该步骤如图6i所示，该步骤可采用现有的磁控溅射镀膜工艺。

步骤612、利用光刻工艺对第二金属层65进行刻蚀，形成栅电极14。

该步骤如图6j所示。

本实施例提供的高电子迁移率晶体管的制作方法中，形成的半导体有源层包括自下而上依次形成algan层、gan层和aln层，在gan层和aln层之间会形成一个势垒层，这个势垒层用作该高电子迁移率晶体管的沟道，由于形成的栅绝缘层的厚度与aln层的厚度之和小于algan层的厚度，使得形成的第一接触孔中栅电极的底部与沟道之间的距离减小，同时由于aln层中的缺陷浓度小于algan层中的缺陷浓度，使得栅电极底部与沟道之间的缺陷显著减小，减小了栅漏电，另外，当形成的栅绝缘层部分嵌入在半导体有源层中时，栅电极底部可以更接近沟道，从而能进一步减小栅极漏电，并且能进一步提升高迁移率晶体管的性能。

最后应说明的是：以上实施例仅用以说明本发明的技术方案，而非对其限制；尽管参照前述实施例对本发明进行了详细的说明，本领域的普通技术人员应当理解：其依然可以对前述各实施例所记载的技术方案进行修改，或者对其中部分技术特征进行等同替换；而这些修改或者替换，并不使相应技术方案的本质脱离本发明各实施例技术方案的范围。