测试单元及虚设单元包含于集成电路的布线内的方法与流程

本发明揭露通常是关于集成电路的制造，并且尤其是关于提供包含测试单元的集成电路的布线。

背景技术：

集成电路通常包含大量的电路元件，尤其是包含场效应晶体管。在集成电路中的电路元件可以藉由形成在介电材料内的电性传导金属线路的技术而电性连接，例如金属镶嵌的技术。该电性传导金属线路可以以多个金属层来提供，该多个金属层为彼此配置在衬底上方，该衬底内或上形成有该电路元件。在不同的金属层内的金属线路可以藉由接触通孔而彼此电性连接，该接触通孔是以金属填覆并且设在配置于该金属层之间的通孔层内。另外，电性传导特征，诸如以电性传导材料填覆的接触及通孔，可以提供用于在最低的金属层内的金属线路与电路元件之间提供电性连接。

由于现代化集成电路的复杂度，在集成电路的设计中，通常会使用电子设计自动化的技术。电子设计自动化的技术可以包含建立使用者规格以定义该集成电路的功能性。该使用者规格可以是建立寄存器转移阶层描述的基础，该寄存器转移阶层描述在硬件寄存器与在讯号上所执行的逻辑运作之间的讯号的流动而模型化该集成电路。该集成电路的寄存器转移阶层描述可以接着使用于该集成电路的实体设计，其中会产生该集成电路的布线。该布线可以包含该多个集成电路的层的层布线信息，并且该布线可使用于形成一个或多个掩模(有时亦称之为“光掩模”)以用于每一层的集成电路。该掩模接着在该集成电路的制造中可以藉由光刻工艺而使用于图案化材料。

在该掩模为诸如以电子束光刻的技术所制造之前，可以执行布线的方法，如同在下文参考图1的描述。在步骤101，接收该布线。该布线可以由布线工具所提供的图形文件档的形式接收，例如GDSII档。

在步骤102，虚设图案可以插入至该布线内。虚设图案可以插入至该布线的区域之间的布线内，该区域包含用以提供该集成电路的功能性电路特征的目标特征。虚设图案可以包含在该集成电路的区域内，其中功能性电路特征具有相对小的密度。该虚设图案可以帮助维持电路特征的密度在一个范围内，该范围相对于该集成电路的可制造性是有益的。

在步骤103，可以施加偏移及/或执行该布线的重新定位。如此执行后，在光刻工艺中定义形成在半导体晶圆上的特征形状的该布线中的目标特征的形状，可 以修改而改善该集成电路的可制造性。

在步骤104，可以执行插入次解析辅助特征(SRAFs，Sub-Resolution Assist Features)。除了印刷使用于形成该光阻遮罩的光阻特征的掩模特征之外，该掩模可以提供次解析辅助特征(SRAFs)。次解析辅助特征可以是具有条状及提供在该掩模上且接近该印刷掩模特征的小的掩模特征。当该掩模使用于光刻工艺时，通常没有对应于次解析辅助特征的光阻特征在该光阻遮罩内形成。然而，次解析辅助特征的存在可以减少该光刻工艺相对于该光刻工艺的参数的变化的敏感度，尤其，该光刻工艺可以包含投影的聚焦及使用于投影该掩模至该光阻的照射的剂量。

次解析辅助特征包含可以依据规则基础技术或模型基础技术来执行。在模型基础技术中，可以提供使用于光刻工艺的模拟的光学模型。该光刻工艺的模拟可以包含该光刻工具的光学系统的潜在(aerial)影像的形成的模拟及/或该光阻的行为的模拟。该模拟可以在该布线的最佳化工艺内包含次解析辅助特征。

在规则基础技术中，一组规则，该规则称之为“配方”，定义次解析辅助特征包含该布线中的目标特征的图案的相依性。

在步骤105，可以执行光学临近校正(OPC，Optical Proximity Correction)及次解析辅助特征的调整。在光学临近校正(OPC)技术中，提供掩模上的掩模特征的形状可以相较于欲在光阻遮罩中所形成的目标特征的形状而校正，该光阻遮罩由在该光刻工艺中的晶圆上的一层光阻而形成。光学临近校正可以辅助补偿用于在该掩模至该光阻的投影中的影像误差及/或其它工艺误差。

执行光学临近校正技术包含规则基础的光学临近校正工艺及模型基础的光学临近校正工艺。规则基础的光学临近校正工艺中，掩模特征的边缘可以相对于目标特征的边缘而移动及/或可以加入额外的多边形至该掩模特征。边缘的移动及/或多边形的加入可以基于规则脚本所定义的一组规则的基础来执行。例如，该规则可以包含在掩模特征的凸起角落处加入的衬线、在凹陷角落处的一部分掩模特征的移除或掩模特征的尺寸的校正，例如，增加掩模特征的尺寸，该掩模特征为形成绝缘的接触通孔的光阻特征。

在模型基础的光学临近校正技术中，可以执行光刻工艺的模拟，并且该掩模特征的形状的校正相较于该目标特征的形状可以在该模拟的结果的基础上执行，以便在掩模中的该光阻特征的形状与该目标特征的形状之间可以获得较佳的一致性。

该次解析辅助特征的调整可以包含该次解析辅助特征的尺寸的调整，以避免对应于在该光阻中的该次解析辅助特征的图案的印刷。

在步骤106，如同在步骤102、103及105的校正，可以输出用于该掩模形成的布线。

为了监控使用该掩模所形成的工艺的效能，诸如电子束光刻及光刻工艺，其中该掩模是使用于晶圆上以图案化光阻层，可以执行各种量测，该量测可以包含 关键尺寸的标准化量测及关键尺寸的长期监控量测，该尺寸可以使用于晶圆关键尺寸一致性(CDU，Critical Dimension Uniformity)量测。晶圆关键尺寸一致性(CDU)量测的结果可以回馈至光刻工具(如扫描器)上，诸如，在晶圆处所执行的光刻工艺中内场(intra-field)的关键尺寸一致性校正。

再者，关键尺寸的量测可以执行用于映射至该掩模形成的剂量的目的，并且关键尺寸校正图用于电子束光刻工具上，该电子束光刻工具适用于该掩模的制造。在此类量测中，在掩模上的测试特征的尺寸及/或使用该掩模而形成在晶圆上的测试特征可以量测之。

该测试特征可以于测试单元内提供，该测试单元可以在形成晶粒测试单元内的掩模的晶粒区域中提供，该晶粒测试单元是配置在集成电路的功能性电路特征之间。该测试单元可以包含执行各种量测的测试特征的配置，如同上文的说明。

在先进的技术结点中，例如在该28纳米或以下的技术节点，在电路特征之间只有相对小量的空间是可用的，该电路特征在集成电路的前段线路(FEOL，Front-End-Of-Line)层中可以是如同9x3.5平方微米(μm²)或4x2平方微米，及在后段线路(BEOL，Back-End-Of-Line)层中可以是如同4x4平方微米一样小，并且对于测试单元包含进入该集成电路的中段线路(MOL，Middle-Of-Line)层的可能性甚至是较为有限的。

在此所揭露的实施例提供允许包含测试单元进入依据先进技术结点所形成的集成电路的布线的方法。

另外，本发明在此所揭露的实施例提供包含测试单元进入该集成电路的中段线路层(如通孔零层)内，其中通孔在该集成电路的金属一层(有时亦称之为“第一金属层”或“1X金属层”)之间提供电性连接，该金属一层为该集成电路的最下方金属层，并且形成电性连接至诸如场效应晶体管的电路特征的接触。

技术实现要素：

下文呈现本发明的简单的概述以提供本发明某些目的的基本了解。本发明概述并非本发明的详细的概观。本发明概述并非意在确认本发明的主要或关键要素或者描绘本发明的范畴。本发明概述的单纯目的在于以简化的形式呈现某些概念而作为在后续所讨论的该较详细说明的序言。

在此所揭露的例示性的方法包括接收包括多个层的集成电路的布线。选择该集成电路的该多个层其中一层。提供一个或多个区块数值(tile number value)。依据该一个或多个区块数值划分该集成电路的晶粒区域成为多个区块。对于该多个区块的每一个，依据该布线决定在该区块中该集成电路的该多个层的该选择的一层的一部分是否具有用于包含测试单元及虚设单元其中一个的可用空间，以及指定标签指示该决定的结果至该区块。依据指定至该区块的该标签，决定一个或多个空间可用基准是否是满足的。若该一个或多个空间可用基准是满足的，则使 用该标签于该布线内，该布线包含该一个或多个测试单元及该一个或多个虚设单元其中至少一个。

在此所揭露的另一个例示性的方法，该方法包括接收集成电路的布线，其包括该集成电路的多个层的每一层的层布线信息，该多个层包括第一层及第二层。依据该布线，提供该集成电路的晶粒区域的划分成为多个区块及第一空间可用信息，对于该多个区块的每一个，该第一空间可用信息指示在该区块中的该第一层的一部分内用于包含测试单元及虚设单元其中一个的空间是否是可用的。依据该布线，提供第二空间可用信息，对于该多个区块的至少一部分，该第二空间可用信息指示在该区块中该第二层的一部分内用于包含测试单元及虚设单元其中一个的空间是否是可用的。形成多个区块群组，该多个区块群组的形成包括：依据该第二空间可用信息的至少一部分划分该多个区块的子集合成为该多个区块群组，其中，对于该子集合中的每一个区块，该第一空间可用信息指示在该区块中的该第一层的该部分内用于包含测试单元及虚设单元其中一个的空间是可用的。依据该区块群组修改该布线，其中，该一个或多个测试单元及该一个或多个虚设单元其中至少一个是包含在该集成电路的一个或多个层内。

附图说明

本发明揭露参考结合附加图式的下文说明可以了解，其中类似的图式标号定义类似的元件，并且其中：

图1显示说明集成电路的布线的方法的概要流程图；

图2A显示半导体晶圆的概要视图；

图2B及图2C显示半导体晶圆的内场区域的概要放大视图；

图3显示集成电路的一部分的概要横截面视图；

图4概要性说明集成电路的层的布线的特征；

图5概要性说明依据集成电路的层的布线所提供的空间可用信息；

图6及图7概要性说明包含进入该集成电路的层内的测试单元及虚设单元修改集成电路的布线；

图8至图10概要性说明包含进入该集成电路的层内的测试单元及虚设单元修改集成电路的布线；以及

图11及图12显示说明在此所揭露的方法的概要流程图。

虽然在此所揭示的主要目的可轻易地做各种的校正及替代形式，本发明的特定实施例已经在图式中的例子呈现并且在此详细说明。然而，应该要了解的是特定实施例在此的描述并非意在限定本发明于所揭露的特定的形式，相反的，是意在涵括落在由附加的权利要求书所定义的本发明的精神及范畴内的所有的修正、等同及替代。

具体实施方式

本发明的各种说明实施例于下文做描述。为了说明清楚的目的，并非实际实现的所有特征都将于本说明书中做描述。当然可以了解的是在任何此类实际实施例的开发中，各种特定实现的决定必须做到以达到开发者的特定目标，诸如符合系统相关的及商业相关的限制，该特定目标将依照其中一项实现至另一项实现而改变。另外，将可以了解的是此类开发的努力可能是复杂的及耗时的，尽管如此，对于熟习该项技艺的人士在具有本发明揭露的优势之后将是一项例行性的工作。

本发明主要内容现在将参考该附加的图式而做描述。各种结构、系统及装置仅为了解释的目的而示意地描绘于图式中，并且以便不使本发明揭露与对于熟习该项技艺的人士已知的细节产生混淆。尽管如此，本文包含附加的图式及解释本发明揭露的说明的例子。在此所使用的字词及片语应该要了解及解读以具有与由熟习该相关技艺的人士所了解的字词及片语一致的意义。没有术语或片语的特殊的定义，意即不同于熟习该项技艺的人士所了解的一般及惯常的意义的定义，是意在由使用该术语或片语所隐含的一致性。在某程度上，术语或片语是意在具有特殊的意义，意即非由熟习该项技艺的人士所了解的意义，此类特殊的定义将在说明书中以定义的方式而明确地提出，该定义的方式对于该术语或片语直接地及明确地提供特殊的定义。

图2A显示半导体晶圆200的概要性俯视图。该晶圆200可以包含多个内场区域201。在图2A中，图式标号202、203例示性地表示该多个内场区域201的两个内场区域。在该多个内场区域201的每一个内场区域中，可以形成一个或多个集成电路。图2B显示在一实施例中的该内场区域203的概要性放大的视图。该内场区域203包含主要区域214及延伸围绕该主要区域214的框架区域215。该主要区域214包含多个晶粒区域205－213。在该晶粒区域205－213的每一个中，可以在该晶圆上形成一个集成电路，其中形成于该晶粒区域205－213内的该集成电路的配置可以是实质上相同的。在该集成电路的形成完成之后，该晶圆200可被切割以形成个别的集成电路。

显示于图2B中在该主要区域214内的该晶粒区域205－213的数目仅为例示性的特质。在其它实施例中，可以提供包含晶粒区域的数目的多个晶粒区域，而不同于显示于图2B中的九个晶粒区域。

在又一实施例中，该内场区域203可具有如同在图2C中所显示的配置，其中该主要区域214包含单一晶粒区域205'。在该晶粒区域205'中，可以形成集成电路。类似于上文所描述的参考图2B的实施例，该内场区域203还包括延伸围绕该主要区域214的框架区域215。例如，在该晶圆200为多重工艺晶圆(MPW，Multiple Process Wafer)的实施例中，可以使用如同在图2C中所显示的该内场区域203的配置。

该多个内场区域201的其它内场区域，例如内场区域202，可以具有配置对应 于该内场区域203的配置。

在此所揭露的实施例中，将于下文做详细描述，形成在该晶圆200上的晶粒区域内的集成电路的布线可以包含测试单元及虚设单元，诸如参考图2B及图2C的上文所描述的晶粒区域205－213、205'。包含该测试单元及虚设单元的布线接着可以使用于形成光刻工艺的掩模，该光刻工艺是在该集成电路的制造中所执行。该测试单元及虚设单元可以是在该晶粒区域中的集成电路的电路特征之间所形成的晶粒内测试单元及晶粒内虚设单元。

图3显示在该晶圆200上的其中一个晶粒区域中的该晶圆的一部分的概要横截面视图。在下文中，为了方便起见，可以参考晶粒区域205。其它晶粒区域的特征，以及对于包含测试单元及虚设单元至其它晶粒区域内的技术，例如显示于图2B的晶粒区域206至213或显示于图2C的晶粒区域205'，可以对应于该晶粒区域205的特征，并且该特征的详细描述将会省略。

该晶圆200包含衬底301。该衬底301包含半导体材料，例如硅。在某些实施例中，该衬底301可以是块材(bulk)硅衬底。在其它实施例中，该衬底301可以是绝缘体上硅(SOI，Silicon-On-Insulator)衬底。

在该晶粒区域205中，可以形成多个场效应晶体管303、304、305。

该场效应晶体管303包含在该衬底301的半导体材料中提供的主动区306。在该主动区306中，提供该场效应晶体管303的源极区307及漏极区308。该场效应晶体管303的沟道区是由在该源极区307与该漏极区308之间的该主动区306的一部分所提供，该主动区306掺杂不同于该源极区307及该漏极区308。在该沟道区上方，可以提供栅极电极310，该栅极电极310是由栅极绝缘层309自该主动区306隔离而来且侧边有侧壁间隔体311。该场效应晶体管304、305的特征及未显示于图3中的晶粒区域205的其它部分的更进一步的场效应晶体管可以对应于该场效应晶体管303的特征。

该场效应晶体管303、304、305的主动区可以在该主动区之间提供电性绝缘的沟槽绝缘结构302而彼此隔离。该场效应晶体管303、304、305的主动区及该沟槽绝缘结构302为在该集成电路的主动层312内提供。

为了形成该沟槽绝缘结构302，沟槽可以于该衬底301内形成，并且可执行氧化、沉积及化学机械研磨的技术以电性绝缘材料(如二氧化硅)填覆该沟槽。该沟槽可以于该衬底301上方形成光阻遮罩并且执行蚀刻工艺以移除存在该光阻遮罩中的衬底301的半导体材料而形成。使用形成该沟槽绝缘结构302的该光阻遮罩可以光刻工艺形成，其中可以使用一个或多个掩模，该掩模是依据该集成电路的布线中用于该主动层312的层布线信息而形成。

该场效应晶体管303、304、305的栅极电极及栅极绝缘层形成于该晶粒区域205的集成电路的多晶层313内。为了形成该栅极电极及栅极绝缘层，包含该栅极绝缘层及栅极电极的材料的栅极堆迭可以沉积在该衬底301的上方，并且该栅极 绝缘层及该栅极电极的材料可以藉由光刻工艺所形成的光阻遮罩所执行的一道或多道的蚀刻工艺而图案化。使用该光刻工艺的一个或多个掩模可以依据该多晶层313的层布线信息而形成，该多晶层313是提供于该集成电路的布线内。

然而，在某些实施例中，该场效应晶体管303、304、305的栅极电极可以包含多晶硅，在其它实施例中，该栅极电极可以包含不同于多晶硅的材料，例如，一种或多种的金属。在此所使用的名词“多晶层”是意在包含其中多晶硅是使用于该栅极电极的实施例、及其中该栅极电极包含不同于多晶硅的材料的实施例两者。再者，在某些实施例中，可以使用替代性栅极工艺，其中虚设栅极电极是形成在该衬底301的上方，并且该虚设栅极电极是以在该制造流程的后段中的该场效应晶体管303、304、305的最终的栅极电极所取代。在此类实施例中，该虚设栅极电极可以藉由其中使用一个或多个掩模的光刻工艺而形成，该一个或多个掩模依据该多晶层313的层布线信息而形成。

该集成电路还包括含有接触319至324的接触层314。该接触319至324可以包含电性传导材料，例如钨，并且该接触319至324可以形成于该衬底301的上方的层间介电质内。该接触319至324可以提供电性连接至该电晶体303、304、305的源极及漏极区。此外，该接触层314可以包含提供电性连接至该场效应晶体管303、304、305的栅极电极的接触。

该接触319至324可以于该接触层314的层间介电质内形成接触孔及以该电性传导金属填覆该接触孔而形成。为了形成该接触孔，光阻遮罩可以形成于该晶圆200的上方，并且在该光阻遮罩的存在下执行蚀刻工艺。该光阻遮罩可以藉由光刻工艺而形成，其中可以使用一个或多个掩模，该掩模依据在欲形成于该晶粒区域205内的集成电路的布线中的该接触层314的层布线信息而形成。

该集成电路还包括通孔零(Via-Zero)层315，该通孔零层315有时亦称为“第一连接层”或“第一连接通孔层”。该通孔零层315可以包含在该通孔零层315的层间介电质内形成的接触通孔325至330。该接触通孔325至330可以填覆不同于该接触319至324的材料的电性传导材料。尤其，在某些实施例中，该接触通孔325至330可以填覆以铜。该接触通孔325至330的形成可以包含光刻工艺，其中定义该接触通孔325至330的光阻遮罩是藉由一个或多个掩模形成，该掩模是依据在该集成电路的布线中的通孔零层315的层布线信息而提供。

该集成电路还包括含有电性传导线路331至335的金属一层316。该电性传导线路331至335可以在光阻遮罩的存在下蚀刻该金属一层316的层间介电质而形成，其中该光阻遮罩是形成在其中使用一个或多个掩模的光刻工艺内，该掩模是依据在该集成电路的布线内的该金属一层316的层布线信息而形成。在该蚀刻工艺中，可以形成沟槽，该沟槽接着可以填覆以电性传导材料，诸如铜。

该集成电路还包括通孔一层317及金属二层318。该通孔一层317包含接触通孔336至338，并且该金属二层318包含电性传导线路339至341。该接触通孔336 至338及该电性传导线路339至341可以填覆以电性传导材料，诸如铜，其中在该通孔一层317内的该接触通孔336至338提供在该金属一层316内的该金属线路331至335与在该金属二层318内的该电性传导线路339至341之间的电性连接。在该通孔一层317内的该接触通孔336至338的形成及在该金属二层318内的该电性传导线路339至341的形成可以包含光刻工艺，其中在该光刻工艺的每一个中，可以使用一个或多个掩模。在该通孔一层317中的该接触通孔336至338的形成的掩模可以依据在该集成电路的布线中的该通孔一层317的层布线信息而形成，并且使用于在该金属二层内的该电性传导线路339至341的形成的一个或多个掩模可以依据在该集成电路的布线中的该金属二层318的层布线信息而形成。

形成该接触通孔及在该通孔零层315、该金属一层316、该通孔一层317及该金属二层318中的电性传导线路的进一步技术，可以藉由金属镶嵌及/或双金属镶嵌技术对应于使用在形成接触通孔及电性传导线路的已知技术。

除了在图3中所显示的层外，该集成电路可以包含更多的通孔层及金属层，其中该通孔层内的接触通孔提供在不同的金属层中的电性传导线路之间的电性连接。该集成电路的布线可以包含用于形成掩模的该通孔层及金属层的每一层的层布线信息，该掩模是用于形成该集成电路的个别的层中的该接触通孔及电性传导线路的光刻工艺内。

该主动层312及该多晶层313提供该集成电路的前段线路(FEOL，Front-End-Of-Line)层。该接触层314及该通孔零层315提供集成电路的中段线路(MOL，Middle-Of-Line)层。该金属一层316、该通孔一层317、该金属二层318、及较高的通孔及金属层提供该集成电路的后段线路(BEOL，Back-End-Of-Line)层。

在此所揭露的实施例中，测试单元可以提供形成于该晶圆200的晶粒区域205中的该集成电路的某些或所有该主动层312、该多晶层313、该接触层314、该通孔零层315、该金属一层316、该通孔一层317、该金属二层318、及较高的通孔层及金属层。类似地，测试单元亦可以包含在形成该晶圆200上的其它晶粒区域中的集成电路内。在某些实施例中，形成于该晶圆200上的所有晶粒区域中的该集成电路可以依据该集成电路相同的布线而形成，使得形成在该晶圆200上的所有该集成电路是实质上相同的。

该测试单元可以提供在该集成电路的该层312至318的位置，其中提供该集成电路的功能性的电路特征之间具有可用空间，诸如显示于图3中的各种特征。为了于该集成电路的层中提供测试单元，用于该个别层的该集成电路的布线中的该层布线信息可以藉由包含目标特征及/或该测试单元的掩模特征而修改，该修改称之为“包含测试单元于该集成电路的层内”。因此，当该集成电路的校正布线是使用于形成掩模，并且该掩模是使用于执行该晶圆200的半导体制造程序中的光刻工艺时，对应于该测试单元的结构化特征是形成在该晶圆200中所形成的集 成电路内。

该集成电路的每一层，对应于该层内的测试单元的结构化特征可以包含类似于该个别的层内的该集成电路的电路特征的特征。例如，当测试单元包含在该主动层312时，可以形成填覆以类似于该沟槽绝缘结构302的电性绝缘材料的沟槽。当测试单元包含于该多晶层313时，可以形成类似于该场效应晶体管303至305的该栅极电极的特征。当测试单元包含于该接触层314时，可以形成类似于该接触319至334的特征。当测试单元包含于该通孔零层315、该通孔一层317或较高的通孔层时，可以形成类似于接触通孔的特征，以及当测试单元包含在该金属一层316、该金属二层318或较高的金属层时，可以形成类似于电性传导线路的特征。该测试单元可以包含特征的规则性配置，该特征可以使用于量测掩模关键尺寸及晶圆关键尺寸及利用已知的技术，诸如电子显微镜及/或能谱法的工艺监控。再者，该测试单元可以提供使用于量测目的的开路电路，其中在该集成电路的前段线路层的测试单元与该集成电路的后段线路层的测试单元之间没有电性连接。此外，该测试单元可以包含量测掩模对准及/或工艺对准的对准标线。另外，测试单元的特征可以对应于使用于半导体制造中的已知的测试单元的特征。

包含于该集成电路内的测试单元可能受到该集成电路的不同层中对应于测试单元的个别的特征中的问题所造成的限制，该集成电路的配置为彼此接近，例如在彼此的上方，以关于开路电路提供的量测工艺及/或限制。例如，该主动层312内及该多晶层313内的测试单元经配置为彼此接近所形成的个别的特征可能具有问题。再者，彼此接近的该通孔零层315及该通孔一层317的测试单元所形成的个别的特征可能会有问题。因此，限制在该主动层中及该多晶层中的测试单元不应该彼此接近。另外，限制在该通孔零层315中的测试单元及在该通孔一层317中的测试单元不应该彼此接近。限制在该通孔零层315中的测试单元及在该通孔一层317中的测试单元不应该彼此接近，可能有益于提供开放式电路，因为如此可以确保该通孔一层317中及该通孔零层315中没有测试单元位在彼此上方及可能有电性连接。

在此所揭露的实施例中，除了测试单元在该集成电路中形成特征可以使用于量测目的之外，虚设单元可以包含于该集成电路的层内。类似于在该集成电路的层内包含测试单元，于集成电路的层内包含虚设单元可以藉由修改该虚设单元的目标特征及/或掩模特征而执行该集成电路的布线中的该个别层的层布线信息。可以使用虚设单元于该集成电路中形成特征，该集成电路可以帮助避免在该集成电路的制造中的扰动。例如，在某些实施例中，考量到该集成电路的可制造性，虚设单元可以形成特征使该集成电路中的特征的密度接近集成适合的数值。

在某些实施例中，当测试单元包含于该集成电路的一部分中的该多晶层时，虚设单元可以包含于该集成电路的该部分中的该主动层内，以避免在该主动层312内由实质上无特征区域所可能造成的集成电路的制造的扰动。同样地，当测试单 元包含于该通孔零层中该集成电路的一部分时，虚设单元可以在该金属一层的区域中提供金属一层，以避免在该金属一层内的由实质上无特征区域所可能造成的制造程序的扰动。

在下文中，如同在该布线中所定义的，该集成电路的层内包含的测试单元及虚设单元，将会描述使用于修改集成电路的布线的技术。

图4显示说明形成于该晶圆200上的该晶粒区域205内的该集成电路的主动层312的布线特征的概要视图。为了简化目的，在图4中，形成该集成电路的功能性的电路特征，如同上文参考图3的描述，已经省略该集成电路的该主动层312中的布线特征。

该集成电路的布线可以包含对应于该集成电路的电路特征的没有目标特征或掩模的区域，并且该区域具有充分的大小以包含不论是测试单元或虚设单元。在该主动层312内的此类区域可以提供包含测试单元或虚设单元的可用空间。

在某些实施例中，包含测试单元或虚设单元的可用空间可以不需要该集成电路的电路特征，及该空间尺寸等于或大于对应测试单元的尺寸及虚设单元的尺寸的最小尺寸的空间，其中，在某些实施例中，测试单元及虚设单元的尺寸可以接近相同。

在图4中，包含测试单元或虚设单元的每一个可用空间是以影线区域概要地显示，其中包含测试单元或虚设单元的某些可用空间藉由图式标号436、437、438而例示性地标示。

类似于图4中所显示的该主动层312，诸如该多晶层313、该接触层314、该通孔零层315、该第一金属层316、该第一通孔层317、该第二金属层318、及较高的通孔层及金属层的该集成电路的其它层亦可以包含具有测试单元或虚设单元的可用空间，虽然在邻接的层中包含测试单元或虚设单元的可用空间的位置之间可能有某种程度上的相关，包含测试单元或虚设单元的该可用空间的数量及位置在各层之间可以是不同的。

在该下文中，包含该集成电路的层中的测试单元或虚设单元的可用空间的空间可用信息的方法将用于描述该主动层312。然而，在某些实施例中，在此所描述的技术亦可以施加至该集成电路的其它层，例如，该第一金属层316。

图11显示依据实施例的方法的概要流程图1100。在步骤1101，可以接收该集成电路的布线。在某些实施例中，在光学临近校正执行之前，以及在次解析辅助特征插入至该集成电路的布线之后，可以执行该流程图1100所说明的方法。在此类的实施例中，该集成电路的布线可以在插入该次解析辅助特征之后接收，例如在次解析辅助特征插入类似于图1在流程图100的步骤104所说明的方法之后。在其它实施例中，在步骤105执行该光学临近校正之后及在步骤106输出该布线掩模信息结构之前，如同该流程图1100所说明的方法可以类似于图1的流程图100所说明的方法执行。

在步骤1102，可以选择该集成电路的层的其中一层。该集成电路的选择的一层可以是该主动层312、或集成电路的层312至318其中另一层，例如该金属一层316。

在步骤1103，可以提供区块数值。步骤1103提供的该区块数值可以是定义该集成电路分割成为该晶粒区域205的多个区块中的区块数量的起始数值，例如，该晶粒区域205分割成为包含多个行(row)及多个列(column)的区块阵列，将在下文做更详细的描述。该区块数值的起始数值可以提供区块阵列的列数量的起始数值N及区块阵列的行数量的起始数值M的形式。该区块数值N、M的起始数值可以依据测试单元所需的最小数量提供，该测试单元是包含于该集成电路内，当只有相对小数量的测试单元包含于该集成电路内时，可以提供该区块数值N、M的相对地最小起始数值，以及若相对大数量的测试单元包含于该集成电路内时，则可以提供该区块数值N、M的相对地大的起始数值。在某些实施例中，可以选择该区块数值N、M的起始数值，使得该区块数值的该起始数值的乘积NxM接近等于欲包含于该集成电路内的测试单元的该最小数量。在某些实施例中，每一个区块数值N、M的该起始数值对于可以提供生产掩模内的每一个晶粒205-213(图2B)，或者对于可以提供于掩模内多重工艺晶圆(MPW，Multiple Process Wafer)装置的该晶粒205'(图2C)，可以从大约4至大约20的范围内。

在步骤1104，该集成电路的晶粒区域205可以划分成为依据该区块号数值N、M的区块。如同上文已经提到的，在该晶粒区域205的划分为区块，该晶粒区域205可以划分成为包含多个列及多个行的区块阵列425。在图4中，图式标号401至406表示区块阵列425的列，并且图式标号407至424表示区块阵列425的行。该区块中的阵列425，如同在图4中的例示性显示，为表示等于6的列数目的区块数值N及表示等于18的该区块阵列425的行的数目的区块数值M所提供。

该区块阵列425的每一个区块可以包含该集成电路的晶粒区域205的一部分，尤其接近方形形状的集成电路的晶粒区域205的一部分。该区块阵列425的尺寸可以是实质上相同的，并且使得该区块阵列425实质上涵括该整个晶粒区域205。

该区块阵列425的每一个区块位在该阵列425的其中一个列401至406内及该阵列425的其中一个行407至424内。在图4中，图式标号426至434例示性地表示某些该区块阵列425的区块，其中区块426、427、429及430是在列401中，区块428及431是在列402中，区块432是在列403中，区块434是在列404中，及区块433是在列405中。区块426及428是在行407中，区块429是在行409中，区块427是在行410中，区块430、431及433是在行423中，及区块432、434是在行424中。

在步骤1104划分该晶粒区域205成为区块之后，将会执行经由该区块阵列425的区块的回圈。经由该区块中的回圈起始在步骤1105及结束在步骤1109。

在某些实施例中，执行在步骤1105及步骤1109之间的经由该区块中的回圈 可以以两个巢状回圈的形式提供，其中一个回圈，例如外部回圈是经由该阵列425的列401至406执行，并且另一个回圈，例如内部回圈是经由该阵列425的该行407至424执行。

该区块的回圈在步骤1105及步骤1109之间执行，若在步骤1102所选择的该集成电路中的该区块具有用于包含测试单元及虚设单元的可用空间，则对于每一个区块都可以做决定。这可以依据在步骤1101所接收的该集成电路的布线而达成。该选择的层的层布线信息可以经分析决定该区块是否具有包含测试单元或虚设单元的可用空间，若该区块中该集成电路的选择的层的部分包含至少一空间，且该空间未具有该集成电路的电路特征但具有充足的尺寸供测试单元或虚设单元。尤其，若在该区块中的集成电路的层的该部分包含至少一空间，该空间并未包含形成该集成电路的电性功能性，以及具有等于或大于该测试单元及该虚设单元的尺寸的电路特征，则依据该布线可以做决定。

形成没有电路特征的空间以提供该集成电路的电性功能性，不论是该集成电路的选择的层内的空间，其中该集成电路的布线并未包含任何目标特征或掩模特征于所有该集成电路的该选择的层内，或是其中该集成电路的层仅仅包含虚设图案的目标特征或掩模特征的空间，诸如上文所描述的方法的参考图1中所显示的流程图100的步骤103。为了决定该区块内的该集成电路的选择的层的该部分是否包含具有用于包含测试单元或虚设单元的充分的尺寸空间，该集成电路的布线可以用处理集成电路的布线已知的工具做分析，诸如由Mentor Graphics、Brion及Synopsys所提供的工具。

视该区块是否具有包含该集成电路的选择的层中的测试单元或虚设单元的可用空间的决定结果而定，表示该决定结果的标签可以指定给该区块。在某些实施例中，针对该区块中的指定标签可以给该区块包含数值零(0)的指定，若在步骤1106已经决定该区块中没有用于包含测试单元或虚设单元的可用空间，则该指定可以在步骤1107执行，或给该区块包含数值一(1)的指定；若在步骤1106已经决定该集成电路的选择中的该区块具有用于包含测试单元或虚设单元的可用空间，则该指定可以在步骤1108执行。

在某些实施例中，在步骤1105及1109之间经由该区块中的回圈在步骤1107或1108指定给该区块中的数值可以以矩阵提供。图5显示矩阵500的例子可以依据该集成电路的晶粒区域205的划分而获得成为显示于图4中的区块阵列425。该矩阵500包含对应于该区块阵列425的列401至406及行407至424的多个列及多个行。为了方便起见，在图5中，使用图4中表示区块阵列425的列的该参考数量401至406是表示该矩阵500的列，并且使用图4中表示区块阵列425的行的该参考数量407至424是在图5中表示该矩阵500的列。该矩阵500的每一个要素是在该矩阵500的列401至406的其中一个及行407至424的其中一个，并且具有对应于指定给该区块以该阵列425的相同的列及行的数值的数值。因此， 该矩阵500的每一个要素唯一结合该区块阵列425的其中一个区块。

例如，在该区块阵列425的列401及行407的区块426包含可用空间436，测试单元或虚设单元可以包含于该空间436内。因此，在步骤1106，对于该区块426可以决定该区块具有包含测试单元或虚设单元的可用空间，并且在步骤1108，指定数值1至该区块426。对应于该区块426，以及在图5中的图示标号426所表示的列401及行407中的该矩阵500的要素，设定为数值1。同样地，包含测试单元或虚设单元的可用空间437及438的该区块427及428的该矩阵500的要素可以设定为数值1。为了便利起见，在图5中，该矩阵500的这些要素已经由图式标号427及428所表示。对应于包含测试单元或虚设单元的可用空间的该区块阵列425的区块中的该矩阵500的其它要素，如同上文的细节，该可用空间已经以划为方形的影线显示于图4中，亦可以设定为数值1。

在显示于图4的例子中，该区块阵列425的该区块429至434并未包含测试单元或虚设单元的可用空间。因此，在显示于图5的矩阵500中，为了便利性，对应于这些区块中的该矩阵要素已经藉由对应于该区块中的图式标号的图式标号所表示，在步骤1107可以设定数值零(0)至指定给这些区块中。同样地，于区块阵列425中的区块未包含用于包含测试单元及虚设单元其中一个的可用空间对应的该矩阵500的其它要素可以设定数值零(0)。

该矩阵500的要素提供标签给该区块阵列425的区块。如果该区块已经具有包含在步骤1106执行的测试单元或虚设单元的可用空间，该矩阵500的每一个要素提供标签给对应于指示该决定的结果的该矩阵列500的个别的要素的该区块阵列425中的该区块。

在执行经由在步骤1105及步骤1109之间的区块中的该回圈之后，可以决定一个或多个空间可用性基准是否是满足的。在某些实施例中，可以决定二个空间可用性基准是否是满足的。显示于图11的流程图100中，依据该区块具有包含其中一个测试单元的可用空间的标签的区块数量，于步骤1110中决定第一空间可用基准是否是满足的。若该区块具有包含测试单元或虚设单元的标签的区块数量是大于阈值数值，则该基准是满足的，其中该阈值数值对应于包含于该集成电路内的测试单元的最小数量。在某些实施例中，标签指示该区块包含测试单元及虚设单元的可用空间的区块数量可以藉由计算该矩阵500具有数值1的要素的数量而决定。

在步骤1111，依据区块覆盖的第二空间可用基准决定是否是满足的。该区块覆盖可以是该区块具有包含测试单元或虚设单元的可用空间的标签的区块数量及该区块中的全部数量之间的比例。在某些实施例中，该区块覆盖可以藉由该矩阵500具有数值1的要素的数量除以该矩阵500的全部的要素的数量而获得，其中该矩阵500的要素的全部数量可以将对应于该区块阵列425的列的数量的该矩阵500的列的数量N乘以对应于该区块阵列425的行的数量M的该矩阵500的行的数量 而获得。

若该区块覆盖是大于阈值覆盖，则可以满足区块覆盖的基准。在某些实施例中，该阈值覆盖可以具有大约50％的数值。在某些实施例中，尤其当仅具有相对地少量的可用空间包含测试单元及/或虚设单元于该集成电路的布线中，该阈值覆盖的较小的数值，例如大约40％，可以提供。

在步骤1110，若具有标签指示的该区块包含测试单元或虚设单元的可用空间的区块数量的该空间可用基准是不满足的，则该区块数值可以在步骤1112做变更。在一实施例中，该区块数值是以该区块阵列425的列数量N及该区块阵列425的行数量M的形式提供，该区块数值可以增加该数量N、M其中一个或两者而做变更。之后，在步骤1104划分该晶粒区域成为区块，经由在步骤1105及步骤1109之间的该区块中的回圈，其中，对于每一个区块，将决定是否该区块具有可用空间包含测试单元或虚设单元于该选择的层中，以及其中指示该决定的结果的标签将指定至该区块，可以重复。

在步骤1110，若决定依据具有标签指示该区块具有可用空间包含测试单元及虚设单元的区块数量的该空间可用基准是满足的，则在步骤1111，可以决定是否依据区块覆盖的该空间可用基准是满足的。若该基准是未满足的，则该区块数值可以在步骤1112做变更，并且在步骤1104划分该晶粒区域成为区块及经由该区块在1105及1109之间的该回圈可以重复。

若依据区块覆盖该基准是满足的，则可以输出该矩阵500。该矩阵500的列及行的数量定义该集成电路的晶粒区域205划分成为该区块阵列425。再者，该矩阵500的要素的该数值，对于每一个区块阵列425的区块，提供指示该空间包含测试单元及虚设单元是否是可用于该区块中的在步骤1102的该集成电路的布线的一部分层中的空间可用信息。

在某些实施例中，该区块阵列425的该列及行的数值N、M可以输出成为该矩阵500的一部分。在某些实施例中，除了该矩阵500外，该区块数值N、M可以个别地输出。

该集成电路的该晶粒区域205划分成为该区块阵列425及由该矩阵500与该区块数值N、M所提供的空间可用信息可以使用于包含测试单元及虚设单元至该集成电路的布线内，如同将于下文中参考图6-图10及图12而做描述。

图12显示可以使用于包含测试单元及虚设单元于该集成电路的布线的方法的概要性流程图1200。该流程图1200所说明的方法可以使用于包含测试单元及虚设单元于该集成电路的该主动层312及该多晶层313(图3)。类似的技术亦可以使用于包含测试单元及虚设单元于该集成电路的其它层，例如，在该通孔零层315及该金属一层316。在下文中，描述将首先说明方法的应用的实施环境而该流程图1200包含于该主动层312及该多晶层313内的测试单元及虚设单元。之后，将描述应用于该通孔零层315、该金属一层316及该通孔一层317。

在步骤1201，可以提供集成电路的第一层划分成为区块及用于该第一层的空间可用信息。在某些实施例中，该第一层可以为主动层312。该第一层划分成为区块，以及用于该第一层的空间可用信息可以以定义该集成电路的该第一层的划分成为区块阵列的区块数值N、M的形式提供，诸如上文所描述的参考图4的该区块阵列425，以及矩阵的形式，诸如上文所描述的参考图5的该矩阵500。虽然，在某些实施例中，该区块数值N、M可以包含于该矩阵500的数据内，在其它实施例中，该区块数值可以提供以个别的数据的形式。对于提供该划分及该空间可用信息，如同上文所描述的参考图4、图5及图11的技术可以使用。

在步骤1202，具有可用空间包含测试单元或虚设单元于该第一层中的该区块阵列425中的该区块可以划分成初始群组。在某些实施例中，该初始群组可以接近均匀地分布于该集成电路的晶粒区域205上。

在某些实施例中，具有可用空间包含测试单元或虚设单元于该第一层中的该区块依据其中该区块所在的该行及该列可以包含至该初始群组内。例如，在某些实施例中，在该区块阵列425的每一个该行407至424中，在该行中的该区块可以交替地指定给第一初始群组及第二初始群组。

例如，对于该区块阵列425的行407，在列401、403及405中的该区块可以指定给初始群组A，并且在列402、404及406中的该区块可以指定给初始群组B。接着，在其中该矩阵500的对应的要素具有指示该区块具有可用空间包含测试单元或虚设单元的数值1的该行407中的该区块，依据该个别的区块指定至该初始群组，可包含于初始群组A或初始群组B内。

在该区块阵列425的其它行中，例如行408，可以使用区块相同的指定至如同在行407中的初始群组，其中对于其它行，例如对于行409、410，可使用该行中的区块中的不同的指定至该初始群组。例如，在列401、403及405中的该区块可以指定至初始群组B，并且在列402、404及406中的该区块可以指定至初始群组A。在对于该矩阵500的对应的要素具有数值1的行409、410中的区块，依据该区块中的指定至该初始群组，可以包含于该初始群组A及B内。例如，对于该行409，在列402、404及406中的该区块可以包含于初始群组A内，并且在列403及405的区块可以包含于初始群组B内。在行409及列401的区块429并没有可用空间包含测试单元及虚设单元，如同由该矩阵500的对应的要素的该数值0所指示。因此，该区块429并未包含于任何该初始群组内。

对于该区块阵列425的其它行，可以使用区块中的类似指定至初始群组。例如，如同上文所描述对于行407及408的区块指定至初始群组，以及如同上文所描述对于行409及410的区块指定至初始群组可以交替地施加至该区块阵列425的行配对上。例如，对位行411、412、415、416、419、420、423及424，可以使用区块指定至初始群组如同上文所描述的对于行407、408，并且对位行413、414、417、418、421及422，可以使用区块指定至初始群组如同上文所描述的对于行409 及410。

在步骤1203，空间可用信息至少可以提供给第二层。包含测试单元及虚设单元至该主动层312及该多晶层313，该第二层可以是该多晶层313。对于该第二层的该空间可用信息，该多个区块阵列425的区块的至少一部分，指示在该区块内该第二层的一部分中用于包含测试单元或虚设单元的空间是否是可用的。

在某些实施例中，对于该第二层的该空间可用信息可以以参考上文所描述的参考图5的类似于该矩阵500的矩阵的形式而提供，其中该矩阵的列的数量及行的数量是分别地相等于该区块阵列425的列的数量及行的数量。提供该空间可用信息给该第二层的该矩阵的要素具有指示用于包含测试单元或虚设单元于该区块阵列425的区块中该第二层的部分的可用空间的数值。

包含测试单元或虚设单元于该第二层中的可用空间可以不同于包含测试单元或虚设单元于该第一层中的可用空间。因此，提供该空间可用信息给该第二层的矩阵可以包含不同于提供该空间可用信息给该第一层的该矩阵的相同的行及列的对应的要素数值的要素。例如，在其中该第一层是该主动层312并且该第二层是该多晶层313的实施例中，可能有区块其中具有可用空间包含测试单元或虚设单元于该主动层内，但是其中没有空间包含测试单元或虚设单元于该多晶层313内。

该第二层的该空间可用信息可以藉由类似于参考图11的上文所描述的方法而提供，其中，在步骤1102，选择该集成电路的第二层，在步骤1103，提供该第一层所获得的区块数值N、M，以及其中决定一个或多个空间可用基准在步骤1110及1111是否是满足的，区块数值的改变是否至少一个该空间可用基准在步骤1112是未满足的，以及步骤1104至1109的后续的重复将省略。因此，提供该第二层的空间可用信息依据区块数值相同于该第一层的空间可用信息。

在步骤1204，可以决定结合该初始群组的一个或多个条件对于该初始群组中的区块是否是满足的。该条件可以依据包含测试单元在该第一层中及在该第二层中的彼此接近的位置的限制而提供。

如同上文所描述，当该主动层312中的测试单元及该多晶层313中的测试单元是彼此接近位置时，执行量测时可能具有困难性，并且当没有测试单元包含于这些可用空间时，可能有益虚设单元于可用的空间内包含测试单元或虚设单元于该主动层312。在此类的实施例中，可以提供区块群组A使用于该区块中的初始群组，其中测试单元是包含于可用空间内包含测试单元或虚设单元于该主动层312，以及区块中的群组B，其中虚设单元是包含于可用空间内包含测试单元或虚设单元于该主动层312，并且测试单元是包含于可用空间内包含测试单元或虚设单元于该多晶层313。

在此类的实施例中，若该多晶层313(为该第二层)的该空间可用信息指示空间包含测试单元或虚设单元可用在该区块内的该多晶层313的该部分中时，则可以提供条件给可以满足群组B中的区块，并且若没有可用空间包含测试单元或多 晶单元在该区块内的该多晶层313的该部分中时，则群组B中的区块将不会满足。对于在初始群组A中的区块，当没有可用空间包含测试单元或虚设单元于该多晶层的相同的区块中，由于测试单元包含于该主动层312中的区块内也是可能的，没有此类的条件需要提供。

在步骤1205，若有一个或多个的区块，其中该个别的区块所在的初始区块群组的条件没有满足的区块，则该初始区块群组可以做变更以便该区块在该变更的初始群组内的条件将会满足。在该包含测试单元及虚设单元于该主动层312及该多晶层313，可以具有区块于初始群组B内其中没有可用空间包含测试单元或虚设单元于该多晶层。对于带入该初始区块群组成为符合在该初始群组内的该区块中的条件，此类的区块可以由群组B移动至群组A。在步骤1204，若决定该条件对于在该初始群组内的所有的区块是满足的，或者，在步骤1205该初始群组的变更之后，该初始群组的条件是满足的，则该初始群组可以维持成为该区块中的最终群组。

在步骤1206，测试单元及虚设单元可以包含于该区块中的集成电路的第一层及第二层的部分内。该包含的测试单元及虚设单元于该主动层312及该多晶层313，测试单元可以包含于测试单元或虚设单元于区块中的群组A中的该主动层312的可用空间内，并且虚设单元可以包含于测试单元或虚设单元于区块中的群组B中的该主动层312的可用空间内。再者，测试单元可以包含于测试单元或虚设单元于位在区块中的群组B内的该多晶层313的可用空间内。在包含测试单元或虚设单元于位在区块中的群组A中的该多晶层313内的可用空间中，皆不需要插入测试单元或虚设单元。

若有区块包含测试单元或虚设单元超过多个可用空间，在某些实施例中，最接近该区块中心的该可用空间可以包含测试单元或虚设单元。

图6及图7概要地说明测试单元及虚设单元包含于提供该晶粒区域205中的该集成电路内的该主动层312及多晶层313。图6及图7各者显示该晶粒区域205划分成为参考图4的上文所描述的该区块阵列425。图6显示该主动层312，说明可用空间包含测试单元或虚设单元成为群组A及B的该区块阵列425的区块划分，其中测试单元为包含测试单元或虚设单元于区块中的群组A内的可用空间，并且虚设单元为包含测试单元或虚设单元于区块中的群组B内的可用空间。图7概要地说明该多晶层313，其中测试单元为包含测试单元或虚设单元于区块中的群组B内的可用空间。由于测试单元或虚设单元皆不包含于该多晶层313中的区块中的群组A内，在图7中，只有显示该区块中的群组B。

在说明于图6及图7的例子中，测试单元或虚设单元包含于该主动层312内的可用空间是如同上文参考图4及图5所描述。在该多晶层313中，包含测试单元或虚设单元没有可用空间可用于列401的区块中，包含测试单元及虚设单元的可用空间是不同于在该主动层312中的空间可用。在列402、403、404、405及406 的说明的例子中，测试单元及虚设单元包含于该多晶层中的可用空间对应于包含测试单元或虚设单元于该主动层中的可用空间。因此，如同可以在图6及图7中看出，可用空间包含测试单元或虚设单元于列402至406中的区块划分对应于步骤1202参考图12的上文所描述的该区块中的划分成为初始群组A及B，而在初始群组B内的列401的区块已经移动至群组A内。例如，区块427，可用空间包含测试单元或虚设单元于该主动层312，但是没有可用空间包含测试单元或虚设单元于该多晶层313将由初始群组B移动至最终的群组A。

在某些实施例中，包含测试单元及虚设单元至该通孔零层315、该金属一层316及该通孔一层317，可以使用类似于上文所描述的方法，如同将于参考图12的下文中将做描述。

如同上文所描述，当在该通孔零层315及该通孔一层317的测试单元是彼此接近的时候，由于测试单元于该通孔零层315及测试单元于该通孔一层317执行量测可能受到不利的影响，包含测试单元于该通孔零层315及该通孔一层317可能具有限制，例如在彼此的上方及/或开路电路，其中在该集成电路的前段线路层及后段线路层中的测试单元之间没有电性连接。再者，当测试单元于该通孔零层315并且没有测试单元是包含于测试单元或虚设单元于该通孔一层317的可用空间内时，可能有益于包含虚设单元于测试单元及虚设单元于该金属一层316内的可用空间内。

当执行如同由测试单元及虚设单元于该通孔零层315、该金属一层316及该通孔一层317的图12的流程图1200所说明的方法时，该金属一层316可以成为该第一层。因此，在步骤1201，该金属一层316分割成为区块及该金属一层316的可用空间可以提供。

在某些实施例中，该方法可以使用如同参考图11的上文所描述的技术而达成，其中，在步骤1100，该集成电路的该金属一层316是经由选择，并且其中若必须满足空间可用基准，该区块数值N、M在步骤1112做变更。

在其它实施例中，在步骤1103，区块数值诸如该区块阵列425的列的数量N及该区块阵列425的行的数量M，该区块阵列425为获得该集成电路的其它层，例如主动层312，可以在步骤1103提供，并且这些区块数值可以维持，而不改变步骤1112的该区块数值并且重复步骤1104至1109。因此，该金属一层316的划分成为对应该主动层的划分的多个区块可以提供。

包含测试单元及虚设单元其中一个成为提供该主动层312的该晶粒区域205的该划分区块中该金属一层316的部分的可用空间可以不同于测试单元及虚设单元于该主动层312中的该可用空间，虽然，在某些实施例中，该主动层312及该金属一层316中的可用空间的图案可能具有特定程度的相似性。例如，该金属一层316中，包含测试单元或虚设单元的可用空间可以呈现于区块429、430、431、432及433中，其中于该主动层312中没有可用空间包含测试单元或虚设单元。对 于该区块阵列425的其它区块，例如对于区块427、428及434，以及该区块阵列425的其它区块，包含测试单元或虚设单元于该金属一层316的可用空间可以实质上对应于包含测试单元或虚设单元于该主动层312的可用空间。

在步骤1202所执行的可用空间包含测试单元或虚设单元于该金属一层316划分成为初始群组，在某些实施例中，初始群组A及B可以提供使用如同上文用于该主动层312的技术。

在其它实施例中，在步骤1202，具有可用空间包含测试单元或虚设单元于该金属一层316的该区块可以依据区块的划分成为提供给其它层的区块中的群组的初始群组。例如，划分成为包含测试单元及虚设单元于该主动层312及该多晶层313内的群组A内，并且具有可用空间包含测试单元或虚设单元于该金属一层316中的区块，可以是初始地包含于群组A内。区块包含测试单元及虚设单元于该主动层312及该多晶层313内的群组B内，并且具有可用空间包含测试单元或虚设单元于该金属一层316中，可以是初始地包含于群组B内。可用空间包含测试单元或虚设单元于该金属一层316，并且未包含测试单元及虚设单元于该主动层312及该多晶层313内的任何区块群组内的区块，可以初始地包含于第三群组C内。

在步骤1203，可以提供空间可用信息给该通孔零层315及该通孔一层317。提供类似于上文所描述的该多晶层313的空间可用信息，该手法可以藉由执行与图11中的流程图1100所说明的方法类似的方法而达成，对于每一通孔零层315及通孔一层317，其中一个或多个空间可用基准在步骤1110及1111是否满足的决定、区块数值在步骤1112的改变、及执行步骤1104至1109之后续重复的步骤是省略的。该通孔零层315的空间可用信息可以与图5中所显示的矩阵500类似的矩阵的形式提供，其中该矩阵的每一个要素指示是否包含测试单元或虚设单元的可用空间是在该对应的区块中该通孔零层315的一部分内的数值。该通孔一层317的可用空间可以以另一个矩阵的形式提供，其中该矩阵的每一个要素指示是否在该对应的区块内的该通孔一层317的该部分包含测试单元或虚设单元的可用空间的数值。

在步骤1204，该初始群组可以决定在该初始群组内的区块是否满足结合该个别的初始群组的条件。例如，对于在初始群组A及B内的每一个区块，可以决定是否有可用空间包含测试单元或虚设单元于该区块中该通孔零层315的该部分内，及是否有可用空间包含测试单元或虚设单元于该区块中该通孔一层317的该部分内。对于初始群组C内的每一个区块，可以决定是否具有空间包含测试单元或虚设单元于该通孔零层315。

若该条件是满足的，则该初始群组A、B及C可以维持为最终群组。若一个或多个区块在初始群组内，其中有未满足于该区块中的该初始群组的条件，在步骤1205，该初始群组可以藉由移动此类区块进入另一个群组而做变更。例如，若初始指定至群组A或群组B的区块，并且在步骤1204决定该区块中的该通孔零层 315的该部分内没有可用空间包含测试单元或虚设单元，则该区块可以移动至群组C。

通常，至少小于4.5x 4.5微米的测试单元及虚设单元的尺寸，每一个至少为群组A或B，其中一个区块满足结合该群组的条件。若不是这种情况，在某些实施例中，该内场区域203的框架区域215可以包含测试单元及/或虚设单元，其中可以使用类似于在此所描述的方法的技术。

在步骤1206，测试单元及虚设单元依据该区块划分成为群组A、B、C可以包含于该通孔零层315、该金属一层316及该通孔一层317内。

对于在群组B内的区块，测试单元可以包含于该通孔零层315的可用空间内，虚设单元可以包含于该金属一层316的可用空间内，及测试单元与虚设单元皆不包含于该通孔一层317的可用空间内。在群组C内的区块，测试单元可以包含于该金属一层316及该通孔一层317两者的可用空间内。在群组C的区块内该通孔零层的部分不需要包含测试单元及虚设单元的可用空间，并且没有测试单元或虚设单元需要包含于群组C的区块中该通孔零层的部分内。

在某些实施例中，在群组A中的区块，测试单元可以包含该区块中该金属一层316及该通孔一层317的部分的可用空间，并且测试单元或虚设单元皆不需要包含于群组A的区块中该通孔零层315的部分内。

包含测试单元及虚设单元至包含测试单元于该通孔零层315、该金属一层316及该通孔一层317的部分的可用空间，在此类的实施例中为概要地说明于图8、图9及图10中。

图8说明包含测试单元及虚设单元于可用空间包含测试单元或虚设单元于实施例中的该金属一层316中，其中该晶粒区域205划分成为该金属一层316的区块对应于该晶粒区域205划分成为使包含测试单元及虚设单元于该主动层312及在该多晶层313的区块，并且其中该晶粒划分成为包含该金属一层316、该通孔零层315及该通孔一层317的测试单元及虚设单元的群组是依据该晶粒的划分成为执行包含测试单元及虚设单元于该主动层312及该多晶层313内的群组A及B。因此，在图6中位于群组A或群组B内的区块在图8中的相同群组内。尤其，由于显示在图6、7、8、9及10的说明例子中，没有可用空间包含测试单元或虚设单元于该区块阵列425的该列401的区块中的该多晶层内，故没有群组B的区块于列401内。

区块429、430、431、432及433并未包含测试单元或虚设单元于任何该主动层312、该多晶层313、该接触层314或该通孔零层315的可用空间，但是该区块包含测试单元或虚设单元于该金属一层316及该通孔一层317的可用空间。因此，区块429、430、431、432及433在群组C中。包含测试单元或虚设单元于已经于图8中所表示的A或C区块中的可用空间，将包含测试单元。包含测试单元或虚设单元于已经由B所表示的区块中的可用空间内，将包含虚设单元。

图9概要地说明该通孔零层315。在包含测试单元或虚设单元于已经由图9中字母B所表示的区块中的该通孔零层315的可用空间，将包含虚设单元。测试单元或虚设单元皆未包含于该包含测试单元或虚设单元于其它区块中的可用空间。

图10概要地显示该通孔一层317。测试单元包含于测试单元或虚设单元由字母A及C所表示的区块中的可用空间。测试单元或虚设单元皆未包含于该区块阵列425的其它区块内。

依据区块划分成为如同上文所描述的群组A、B及C，包含测试单元及虚设单元于该通孔零层315、该金属一层316及该通孔一层317，可以确认关于测试单元于该通孔零层315及该通孔一层317中的配置的限制，如同上文所描述是满足的，并且虚设单元是必要包含的。

测试单元包含于该集成电路的层而非在该主动层312、该多晶层313、该通孔零层315、该金属一层316及该通孔一层317，并不需要受到如同上文所描述的限制。因此，该测试单元可以包含于测试单元或虚设单元于每一层的可用空间。

包含测试单元及虚设单元，如同上文所描述更包含于下列的表格1中。

表格1

在该表格中，列表示区块的群组，并且行表示集成电路的层。测试单元包含于测试单元或虚设单元的可用空间是由字母“T”所表示，虚设单元包含测试单元或虚设单元的可用的空间是由字母“D”所表示，以及测试单元或虚设单元皆未包含是由字母“X”所表示。除了如同上文所描述的群组A、B及C的列外，该表格包含表示“其它”及表示区块中的列，其中该第二金属层、该第二通孔层及较高的金属及通孔层包含用于包含测试单元或虚设单元的可用的空间，并且其中没有可用空间是可用于任何较低的层中。

不包含测试单元及虚设单元于群组A的区块中该通孔零层的部分、及不包含测试单元及虚设单元于群组B的区块中该通孔一层的部分，其中可以提供在前段 线路层中的测试单元及后段线路层中的测试单元之间没有电性连接的开路电路。

在其它实施例中，包含测试单元及虚设单元于该通孔零层315、该金属一层316及该通孔一层317可以如同下列表格2中的说明而实施。

表格2

在此类的实施例中，对于在群组A中的每一个区块，测试单元包含用于测试单元及虚设单元于该通孔零层315中的可用空间，虚设单元包含用于测试单元及虚设单元于该金属一层316中的可用空间，并且测试单元或虚设单元皆未包含用于测试单元及虚设单元于该通孔一层317中的可用空间。

不包含测试单元及虚设单元于群组A及B的区块中该通孔零层的部分内，其中可以提供在前段线路层的测试单元及后段线路层的测试单元之间没有电性连接的开路电路。在更多的实施例中，该集成电路的层中的可用空间包含测试单元及虚设单元，该可用空间由该集成电路的布线所提供，可以不同于上文所描述的实施例。例如，在某些实施例中，可能该集成电路的晶粒区域划分区块成为可用空间包含测试单元或虚设单元于该多晶层313中及该接触层314中，但是其中没有空间包含测试单元或虚设单元于该主动层312的区块。在某些实施例中，此类区块可以包含于区块群组C内。再者，其中该通孔零层315具有可用空间包含测试单元或虚设单元，以及该主动层312、该多晶层313及该接触层314没有可用空间包含测试单元或虚设单元的区块。此类的区块可以包含于区块中的群组D内。

在此类的实施例中，测试单元及虚设单元包含于该通孔零层315、该金属一层316及该通孔一层317内可以依据该下列的表格3而实施。

表格3

如同表格3中所显示，对于群组B中的区块，测试单元可以包含于测试单元或虚设单元于该通孔零层315中的可用空间，虚设单元可以包含于测试单元或虚设单元于该金属一层316中的可用空间，及测试单元及虚设单元皆不包含于测试单元或虚设单元于该通孔一层317中的可用空间。对于在群组A、C及D中的区块，测试单元为包含于测试单元或虚设单元于该金属一层316及该通孔一层317的可用空间，并且测试单元及虚设单元皆未包含于测试单元或虚设单元于该通孔零层315的可用空间。在此类实施例中，该通孔零层315相对于该主动层312及该多晶层313具有较多可用的位置，仅有群组B的其中一个包含测试单元。

藉由在群组A、C及D的区域中未包含测试单元及虚设单元于该通孔零层的部分，以及在群组B的区域中皆未包含测试单元及虚设单元于该通孔一层的部分，其中可以提供在前段线路层中的测试单元及后段线路层中的测试单元之间没有电性连接的开路电路。

另外，测试单元及虚设单元的包含可以依据该下列的表格4而实施。

表格4

在此类的实施例中，在群组A中的区域内包含测试单元及虚设单元是以在群 组B中的区域内包含测试单元及虚设单元的相同方式实施。群组B、C及D中的区域包含测试单元及虚设单元相同于表格3的描述。在此类的实施例中，该通孔零层315具有包含测试单元的区块中的两个群组A及B。

藉由在群组C及D的区域中皆未包含测试单元及虚设单元的该通孔零层的部分，以及在群组A及B的区域中皆未包含测试单元及虚设单元的该通孔一层的部分，其中可以提供在前段线路层中的测试单元及后段线路层中的测试单元之间没有电性连接的开路电路。

依据表格3或表格4的实施例,指定至群组A及B的区域可以如同上文的描述而执行。指定至群组C及D的区域可以依据该主动层312、该多晶层313、该接触层314及/或该通孔零层315的可用空间而执行，当执行该流程图1200所说明的方法具有该金属一层316作为该第一层时，该可用空间可以在步骤1203处获得。

如同上文所描述的集成电路的布线内包含测试单元及虚设单元之后，包含该测试单元及虚设单元的该集成电路的布线可以输出掩模结构信息，类似于图1的流程图100所说明的方法中在步骤106的掩模结构信息的布线及/或在该布线处执行更进一步加工步骤的输出。尤其，其中如同在此所描述的技术是执行光学临近校正执行之前及/或插入次解析辅助特征的实施例中，在使用如同在此所描述的技术的集成电路的布线内包含测试单元及虚设单元之后，可以执行光学临近校正及/或可以插入次解析辅助特征，类似于执行图1中的流程图100步骤105所说明的方法中的行为。

如同可以藉由电脑执行在此所描述的技术。对于该目的，造成该电脑执行在此所描述的方法的程式码可以藉由存储媒体提供给该计算机，例如，诸如光盘或数字化视频光盘的光学存储装置、诸如闪存装置及/或硬盘的固态存储媒体。在其它实施例中，该程式码可以藉由网络连接而提供给计算机。

上文所揭露的特定的实施例仅为说明的目的，如同该发明可以做校正及以不同但对于熟习该项技艺的人士具有在此所教示的优点的显而易见的等同的方式而实施。例如，上文所提及的工艺步骤可以以不同的顺序而实施。再者，本发明并非意在限定于此所显示的架构或设计的细节，而是描述于权利要求中。因此，上文所揭露的特定的实施例显而易见的可以做变更或校正并且所有的此类变化皆考量于本发明的范畴及精神内。因此，在此所寻求的保护如同权利要求中所提出。