一种磁性随机存储器顶电极连接孔的形成方法与流程

本发明涉及一种磁性随机存储器(mram，magneticradomaccessmemory)顶电极连接孔(tev，topelectrodevia)的形成方法，属于集成电路制造技术领域。

背景技术：

近年来，采用磁性隧道结(mtj，magnetictunneljunction)的磁电阻效应的磁性随机存储器(mram)被人们认为是未来的固态非易失性记忆体，它具有高速读写、大容量以及低能耗的特点。铁磁性mtj通常为三明治结构，其中有磁性记忆层，它可以改变磁化方向以记录不同的数据；位于中间的绝缘的隧道势垒层；磁性参考层，位于隧道势垒层的另一侧，它的磁化方向不变。

为能在这种磁电阻元件中记录信息，建议使用基于自旋动量转移或称自旋转移矩(stt，spintransfertorque)转换技术的写方法，这样的mram称为stt-mram。根据磁极化方向的不同，stt-mram又分为面内stt-mram和垂直stt-mram(即pstt-mram)，后者有更好的性能。依此方法，即可通过向磁电阻元件提供自旋极化电流来反转磁性记忆层的磁化强度方向。此外，随着磁性记忆层的体积的缩减，写或转换操作需注入的自旋极化电流也越小。因此，这种写方法可同时实现器件微型化和降低电流。

同时，鉴于减小mtj元件尺寸时所需的切换电流也会减小，所以在尺度方面pstt-mram可以很好的与最先进的技术节点相契合。因此，期望是将pstt-mram元件做成极小尺寸，并具有非常好的均匀性，以及把对mtj磁性的影响减至最小，所采用的制备方法还可实现高良莠率、高精确读、高可靠写、低能耗，以及保持适于数据良好保存的温度系数。同时，非易失性记忆体中写操作是基于阻态变化，从而需要控制由此引起的对mtj记忆器件寿命的破坏与缩短。

然而，制备一个小型mtj元件可能会增加mtj电阻的波动，使得pstt-mram的写电压或电流也会随之有较大的波动，这样会损伤mram的性能。在现在的mram制造工艺中，重金属(比如ta)会沉积在mtj的顶部，作为顶电极导电通道，直接和顶电极连接孔(tev)连接；电介质氧化硅会填充mtj结构单元之间的空隙部分，以防止mram回路的短路。

在现有的技术条件下，一般采用顶电极连接孔(tev)实现顶电极和位线的连接。为了降低回路的电阻，通常会把tev的横截面做的很大，然而在制备tev的过程中一般采用碳氟气体(比如c4f8、cf4、chf3和ch2f2等)来进行刻蚀，这种气体很容易刻蚀或者损伤填充在mtj和ta顶电极周围的电介质，从而增加了mtj到顶电极连接孔之间漏电的风险。

技术实现要素：

本发明提供一种磁性随机存储器顶电极连接孔(tev)的形成方法，选用sin作为顶电极连接孔(tev)底部层电介质材料，并采用ch3f/o2等气体对其进行刻蚀，使得顶电极底部层(sin)对填充在mtj和钽(ta)顶电极周围的电介质层(sio2)的刻蚀选择比高达20以上，并且形成了更倾斜的tev底部侧壁，从而有效的降低了mram电路顶电极连接孔和mtj单元短路的风险。具体步骤如下：

一种磁性随机存储器顶电极连接孔的形成方法，如图1所示，包括以下步骤：

步骤s1：提供表面抛光的包括底电极、第一电介质层、磁性隧道结结构单元、钽顶电极和第二电介质层的衬底。优选地，第二电介质层为sio2。

步骤s2：在衬底上依次形成氮化硅层、顶电极连接孔刻蚀阻挡层和第三电介质层。优选地，氮化硅层的厚度为5nm～10nm。优选地，顶电极连接孔刻蚀阻挡层为sicn，厚度为20nm～40nm。

步骤s3：以光刻胶(pr，photoresist)、抗反射层和碳膜层定义顶电极连接孔(tev)图案，并转移顶电极连接孔图案到第三电介质层。优选地，第三电介质层为sio2，厚度为150nm～300nm。优选地，抗反射层为电介质抗反射层单层结构或者底部抗反射层和电介质抗反射层的双层结构，电介质抗反射层的厚度为20nm～60nm，底部抗反射层的厚度为20nm～40nm；碳膜的厚度为150nm～300nm；光刻胶的厚度为80nm～150nm。

步骤s4：采用主要含c4f8或者c4f6等的气体刻蚀第三电介质层，并用o2去掉在图形化转移过程中残留的有机物，使顶电极连接孔图案转移到顶电极连接孔刻蚀阻挡层。

步骤s5：采用主要含ch2f2/cf4或者ch2f2/chf3等的气体对顶电极连接孔刻蚀阻挡层进行刻蚀。

步骤s6：采用主要含ch3f/o2等的气体刻蚀氮化硅层。优选地，ch3f/o2的刻蚀气体的压强40mt～100mt，加入ar或者he作为稀释气体。

步骤s7：采用n2/h2气体去掉残留的有机物。

步骤s8：在顶电极连接孔的内壁形成扩散阻止层。

步骤s9：采用铜或者钨填充顶电极连接孔，并采用化学机械抛光方法(cmp，chemicalmechanicalpolish)磨平填充物。优选地，扩散阻止层选用氮化钛或者氮化钽，扩散阻止层厚度为0.5nm～2nm，扩散阻止层采用原子束沉积或化学气相沉积。

更优选地，扩散阻止层选用氮化钽，并用铜填充顶电极连接孔；铜填充采用电镀的方式，先用pvd的方法生长一层铜种子层，然后再电镀。

或者，扩散阻止层选用氮化钛，并用钨填充顶电极连接孔；钨填充使用钨靶，通过物理溅射、化学气相沉积或离子束的方式实现。

本发明的有益效果：与现有技术相比，本发明提供的一种磁性随机存储器顶电极连接孔(tev)的形成方法，使得顶电极底部层(sin)对填充在mtj和钽(ta)顶电极周围的电介质层(sio2)的刻蚀选择比高达20以上，并且形成了更倾斜的tev底部侧壁，从而有效的降低了mram电路顶电极连接孔和mtj单元短路的风险。

以下将结合附图对本发明的构思、具体结构及产生的技术效果作进一步说明，以充分地了解本发明的目的、特征和效果。

附图说明

图1是本发明的一种磁性随机存储器顶电极连接孔的形成方法的流程图；

图2是本发明一个较佳实施例中的包括底电极、第一电介质层、mtj单元、顶电极和第二电介质层的衬底的示意图；

图3是本发明一个较佳实施例中的依次沉积sin膜层、刻蚀阻挡层和第三电介质层后的示意图；

图4是本发明一个较佳实施例中的多层膜图形化定义tev图案pr曝光后的示意图，其中的抗反射层为电介质抗反射层单层结构；

图5是本发明另一个较佳实施例中的多层膜图形化定义tev图案pr曝光后的示意图，其中的抗反射层为底部抗反射层和电介质抗反射层的双层结构；

图6是本发明一个较佳实施例中的图形化转移tev图案到第三电介质顶部之后的示意图；

图7是本发明一个较佳实施例中的对第三电介质进行刻蚀后的示意图；

图8是本发明一个较佳实施例中的对刻蚀阻止层进行刻蚀后的示意图；

图9是本发明一个较佳实施例中的对sin进行刻蚀之后的示意图；

图10是本发明一个较佳实施例中的在tev内表面形成一层扩散阻止层后的示意图；

图11是本发明一个较佳实施例中的金属铜或者钨填充tev后，并用化学机械抛光填充物后的示意图。

图中所示：100-包括底电极、第一电介质层、mtj结构单元、钽顶电极和第二电介质层的衬底，101-底电极，102-第一电介质层，103-mtj结构单元，104-钽顶电极，105-第二电介质层，201-氮化硅膜层，202-顶电极连接孔刻蚀阻挡层，203-第三电介质层，204-碳膜层，205-电介质抗反射层，206-底部抗反射层，207-光刻胶，208-扩散阻止层，209-顶电极连接孔通道。

具体实施方式

为使本发明的上述目的、特征和优点能够更加明显易懂，下面结合附图对本发明的具体实施方式做详细的说明。需说明的是，本发明附图均采用简化的形式且均使用非精准的比例，仅用以方便、明晰地辅助说明本发明实施例的目的。

本发明提供的一种磁性随机存储器顶电极连接孔的形成方法，具体包括以下步骤：

步骤s1：提供表面抛光的包括底电极101，第一电介质层102，mtj结构单元103，钽(ta)顶电极104和第二电介质层105的衬底100，如图2所示。第二电介质层105优选采用sio2。

步骤s2：在所述衬底100上依次形成氮化硅膜层201，顶电极连接孔(tev)刻蚀阻挡层202和第三电介质层203，如图3所示。

其中氮化硅膜层201的厚度为5nm～10nm，可以采用以下的一种或多种方法制成：a)化学气相沉积，采用的反应剂含si、n和h；b)物理溅射沉积，使用si靶，溅射气体采用ar+n2或ar+nh3。

作为优选，顶电极连接孔刻蚀阻挡层202为sicn，其厚度为20nm～40nm，可以采用化学气相沉积，其反应剂含si、c、n和h。

作为优选，第三介电介质层203为sio2，其厚度为150nm～300nm，采用以下的一种或多种方法制成：a)化学气相沉积，采用的反应剂含si、h和o；b)物理溅射沉积，使用si靶或sio2靶，溅射气体采用ar或ar+o2；c)离子束沉积，使用sio2靶。

步骤s3：图形化转移顶电极连接孔(tev)图案到所述第三电介质层203；本发明以碳膜层204、抗反射层和光刻胶(pr，photoresist)207来定义顶电极连接孔(tev)的图案。抗反射层为电介质抗反射层(darc，dielectricanti-reflectivecoating)205(如图4所示)或者底部抗反射层(barc，bottomanti-reflectivecoating)206和电介质抗反射层205的双层结构(如图5所示)。其中，碳膜层204的厚度为150nm～300nm，电介质抗反射层205的厚度为20nm～60nm，底部抗反射层206的厚度为20nm～40nm，光刻胶207的厚度为80nm～150nm。

曝光完成后，用cf4等干刻蚀底部抗反射层206，用ch2f2/cf4等干刻电介质抗反射层205，使用n2/h2或者so2/o2对碳膜层204进行刻蚀，使得顶电极连接孔图案图形化到第三介电质层203顶部，结果如图6所示。

步骤s4：采用c4f8或者c4f6等气体刻蚀所述第三电介质层203，并用o2去掉在图形化转移中残留的有机物，使图案转移到顶电极连接孔刻蚀阻挡层202，如图7所示。

步骤s5：采用ch2f2/cf4或者ch2f2/chf3等对顶电极连接孔刻蚀阻挡层202进行刻蚀，如图8所示。

步骤s6：采用ch3f/o2等气体刻蚀氮化硅膜层201，如图9所示。

作为优选，在ch3f/o2的刻蚀气体的压强40mt～100mt，加入ar或者he等作为稀释气体，以得到tev底部比较倾斜的侧壁。

步骤s7：采用n2/h2等气体去掉残留的有机物。

步骤s8：在顶电极连接孔内壁形成扩散阻止层208，如图10所示。扩散阻止层可以选用氮化钛(tin)或者氮化钽(tan)，其厚度为0.5nm～2nm，一般采用原子束沉积或化学气相沉积。

步骤s9：采用铜或者钨填充顶电极连接孔，并采用cmp磨平填充物，如图11所示。如果选用tan为扩散阻止层，选用铜填充顶电极连接孔。铜填充采用电镀的方式，一般先用pvd的方法生长一层铜种子层，然后再电镀(即所谓的镶嵌(damascene)工艺)。如果选用tin为扩散阻止层，则选用钨为顶电极连接孔。钨填充可以使用钨靶，通过物理溅射、化学气相沉积或离子束的方式实现。

本发明提供一种随机存储器顶电极连接孔(tev)的形成方法，选用sin作为顶电极连接孔(tev)底部层电介质材料，并采用ch3f/o2气体对其进行刻蚀，使得顶电极底部层(sin)对填充在mtj和钽(ta)顶电极周围的电介质层(sio2)的刻蚀选择比高达20以上，并且形成了更倾斜的tev底部侧壁，从而有效的降低了mram电路顶电极连接孔和mtj单元短路的风险。

以上详细描述了本发明的较佳具体实施例。应当理解，本领域的普通技术人员无需创造性劳动就可以根据本发明的构思作出诸多修改和变化。因此，凡本技术领域中技术人员依本发明的构思在现有技术的基础上通过逻辑分析、推理或者有限的实验可以得到的技术方案，皆应在由权利要求书所确定的保护范围内。