在高阻衬底上形成的半导体器件和射频模块的制作方法

本发明涉及在高阻衬底上形成的半导体器件和射频(RF)模块，更特别地，涉及在高阻硅衬底上形成的半导体器件及包括该半导体器件的射频模块。

背景技术：

如射频前端模块(FEM)的射频模块可整合到各种无线装置中，包括移动电话、智能电话、笔记本电脑、平板电脑、掌上电脑、电子游戏装置、多媒体系统等。射频模块可包括射频有源器件、射频无源器件、射频切换器件和控制器件。

射频切换器件通常可在SOI(silicon on insulator，绝缘体上硅薄膜)衬底上进行制造以降低射频噪声耦合，并且射频模块可具有SIP/MCM(single in-line package/multi-chip module，单列直插式封装/多芯片模块)结构，其包括射频切换器件、射频有源器件、射频无源器件和控制器件。

然而，由于SOI衬底相对较高的价格以及SIP/MCM工艺的成本，在降低射频前端模块的制造成本方面是有限制的。

技术实现要素：

本发明提供了一种在高阻衬底上形成的半导体器件以及包括该半导体器件的RF模块。

根据所要求保护的本发明的一方面，半导体器件可包括高阻衬底、在高阻衬底上形成的晶体管和在高阻衬底中形成的以围绕晶体管的深沟槽器件隔离区。

根据一些示例性实施例，半导体器件还可包括在深沟槽器件隔离区上形成的浅沟槽器件隔离区。

根据一些示例性实施例，晶体管可包括在高阻衬底上形成的栅结构、分别在高阻衬底邻近栅结构的两侧的表面部分形成的源区和漏区，以及在源区的一侧形成的高浓度杂质区。

根据一些示例性实施例，源区可具有第二导电类型，高浓度杂质区可具有第一导电类型，且源区和高浓度杂质区可彼此电连接。

根据一些示例性实施例，高阻衬底可具有第一导电类型，具有第二导电类型的深阱区可形成在高阻衬底中，具有第一导电类型的第一阱区可形成在深阱区上，且晶体管可形成在第一阱区上。

根据一些示例性实施例，深阱区和第一阱区可形成在深沟槽器件隔离区的内 部，且深沟槽器件隔离区可形成得比深阱区更深。

根据一些示例性实施例，具有第一导电类型的第二阱区可形成在深沟槽器件隔离区的外部，且具有第一导电类型的第二高浓度杂质区可形成在第二阱区上。

根据一些示例性实施例，深阱区可形成得比第一阱区更宽，且深沟槽器件隔离区可形成得比深阱区更深以穿过深阱区。

根据一些示例性实施例，具有第二导电类型的第二阱区可形成在深沟槽器件隔离区的外部，且具有第二导电类型的第二高浓度杂质区可形成在第二阱区上。

根据一些示例性实施例，深沟槽器件隔离区可具有狭缝以将深阱区与第二阱区电连接。

根据一些示例性实施例，具有第一导电类型的第三阱区可形成在第二阱区的外部。

根据一些示例性实施例，第二器件隔离区可形成为围绕第二阱区和第二高浓度杂质区。

根据一些示例性实施例，第二器件隔离区可包括形成为围绕第二阱区的第二深沟槽器件隔离区，以及在第二深沟槽器件隔离区上形成的第二浅沟槽器件隔离区。

根据一些示例性实施例，具有第一导电类型的第三阱区可形成在第二器件隔离区的外部。

根据所要求保护的本发明的另一方面，半导体器件可包括具有第一导电类型的高阻衬底，形成在高阻衬底中、具有第二导电类型的深阱区，形成在深阱区上、具有第一导电类型的第一阱区，在第一阱区上形成的多个晶体管，以及具有环形以围绕多个晶体管、并形成为比深阱区更深的深沟槽器件隔离区。

根据一些示例性实施例，多个晶体管可设置成多指结构，在其中多个晶体管相互电连接。

根据一些示例性实施例，具有第一导电类型的高浓度杂质区可形成在多个晶体管中设置为彼此相邻的晶体管的源区之间，且高浓度杂质区和相邻晶体管的源区可彼此电连接。

根据一些示例性实施例，具有第二导电类型的第二阱区可形成在深沟槽器件隔离区的外部，具有第二导电类型的第二高浓度杂质区可形成在第二阱区上，且深沟槽器件隔离区可具有狭缝以将深阱区与第二阱区电连接。

根据一些示例性实施例，第二深沟槽器件隔离区可形成在第二阱区的外部，具有第一导电类型的第三阱区可形成在第二深沟槽器件隔离区的外部，且具有第一导电类型的第三高浓度杂质区可形成在第三阱区上。

根据所要求保护的本发明的又另一方面，RF模块可包括在高阻衬底上形成的RF切换器件、在高阻衬底上形成的RF有源器件、在高阻衬底上形成的RF无源器件以及在高阻衬底上形成的控制器件。特别地，RF切换器件和RF有源器件中的 至少一个可包括在高阻衬底上形成的晶体管和在高阻衬底中形成的以围绕晶体管的深沟槽器件隔离区。

本发明的以上概述并不旨在描述本发明示出的每个实施例或每个实施方式。下面的具体实施方式和权利要求更详细地举例说明了这些实施例。

附图说明

根据以下说明，结合附图，可更详细地理解示例性实施例，其中：

图1为根据所要求保护的本发明的第一示例性实施例的半导体器件的剖面图；

图2为根据所要求保护的本发明的第二示例性实施例的半导体器件的平面图；

图3为沿图2中所示的线Ⅲ-Ⅲ’的剖面图；

图4为沿图2中所示的线Ⅳ-Ⅳ′的剖面图；

图5为根据所要求保护的本发明的第三示例性实施例的半导体器件的平面图；

图6为沿图5中所示的线Ⅵ-Ⅵ′的剖面图；

图7为沿图5中所示的线Ⅶ-Ⅶ′的剖面图；

图8为根据所要求保护的本发明的第四示例性实施例的半导体器件的剖面图；

图9为根据所要求保护的本发明的第五示例性实施例的半导体器件的剖面图；

图10为根据所要求保护的本发明的第六示例性实施例的半导体器件的剖面图；和

图11为在高阻衬底上形成的射频模块的示意图。

虽然实施例可作出各种改型和替代形式，其细节已经由附图中的实例示出并将详细描述。然而，应理解，本发明并不旨在将本发明限制为所述的特定实施例。相反地，本发明旨在涵盖落入所附权利要求限定的本发明的实质和范围内的所有改型、等同物和替代方案。

具体实施方式

以下，参照附图更详细地描述具体实施例。然而，所要求保护的本发明可以不同方式实施，并且不应解释为局限于本文提出的实施例。

如本申请中使用的明确定义，当提及层、薄膜、区域或板在另一个“上面”时，其可直接在另一个的上面，或者也可以存在一个或多个居于中间的层、薄膜、区域或板。与此不同地，也应当了解，当提及层、薄膜、区域或板直接在另一个“上面”时，其直接在另一个的上面，并且不存在一个或多个居于中间的层、薄膜、区域或板。而且，尽管如第一、第二和第三的术语在所要求保护的本发明的各种实施例中用来描述各种组件、成分、区域和层，但并不仅限于这些术语。

此外，仅为了便于描述，元件可被称为在另一个“之上”或“之下”。应理解，这种描述是指图中所描述的取向，并且在各种使用和替代实施例中，这些元件可在 替代布局和构造中旋转或调换。

在以下描述中，技术术语仅用于解释具体实施例，而并不限制所要求保护的本发明的范围。除非本文另有定义，本文中所使用的所有术语，包括技术或科学术语，可具有本领域技术人员通常所理解的相同的含义。

参照所要求保护的本发明的一些实施例的示意图描述描绘的实施例。于是，图中的形状变化，例如，制造技术的变化和/或容许误差是可充分预期的。于是，所要求保护的本发明的实施例并不描述成局限于用图所描述的区域的特定形状，包括形状上的偏差，并且，用图描述的区域完全是示意性的，它们的形状并不代表准确的形状，也不限制所要求保护的本发明的范围。

参照图1，其示出了根据一实施例的半导体器件100的剖面图。在实施例中，半导体器件100可用来制造RF模块，如RF前端模块。RF前端模块可整合到各种无线装置中，包括移动电话、智能电话、笔记本电脑、平板电脑、掌上电脑、电子游戏装置、多媒体系统等。半导体器件100可用作RF切换器件或RF有源器件，如RF前端模块的功率放大器。

在实施例中，半导体器件100可包括在高阻衬底102上形成的晶体管110，如场效应晶体管(FET)。高阻衬底102可由硅(Si)制成并具有第一导电类型，例如P型。

例如，高阻衬底102可轻微掺杂有P型杂质，例如，硼、铟或其组合，并可具有高于约100ohm·cm的相对较高的电阻率。特别地，高阻衬底102可具有约1,000ohm·cm至约20,000ohm·cm的高电阻率。

如图1所示，单个晶体管110形成在高阻衬底102上，然而，应注意，在其他实施例中，多个晶体管可形成在高阻衬底102的有源区上。

在实施例中，半导体器件100可包括配置成围绕晶体管110的器件隔离区120。特别地，器件隔离区120可具有环形以围绕晶体管110，并包括深沟槽器件隔离(DTI)区122和可形成在DTI区122上的浅沟槽器件隔离(STI)区124。

DTI区122的深度可大于约5μm。特别地，DTI区122的深度可在约5μm至约10μm的范围。DTI区122可用来减少RF噪声耦合并改善邻近半导体器件100的RF无源器件的电特性。

为了形成DTI区122，深沟槽可通过深反应离子刻蚀(DRIE)工艺形成，氧化物衬里(未示出)可通过热氧化工艺在深沟槽的内表面上形成。随后，深沟槽可填充有未掺杂的多晶硅，从而形成DTI区122。在一些实施例中，浅沟槽可在高阻衬底102的表面部分形成，随后可填充有氧化硅，从而形成STI区124。

晶体管110可包括在高阻衬底102上形成的栅结构112，以及分别在高阻衬底102邻近栅结构112的两侧的表面部分形成的源区114和漏区116。源区114和漏区116可掺杂有具有第二导电类型的杂质。例如，源区114和漏区116可掺杂有N 型杂质，如磷、砷或其组合。栅结构112可包括在高阻衬底102上形成的栅绝缘层、在栅绝缘层上形成的栅极以及在栅极的侧表面形成的间隔器。

具有第一导电类型(即P型)的第一阱区132可形成在晶体管110的下方，具有第二导电类型(即N型)的深阱区130可形成在第一阱区132的下方。例如，深N型阱(DNW)区130可形成在高阻衬底102中，第一P型阱(PW)区132可形成在DNW区130上。晶体管110可在第一PW区132上形成。

特别地，在一些实施例中，DNW区130和第一PW区132可形成在DTI区122的内部。DTI区122可形成为比DNW区130更深。因此，半导体器件100的RF噪声耦合可充分地减少，且邻近半导体器件100的RF无源器件的电特性可通过DTI区122充分改善。进一步地，DNW区130和高阻衬底102之间的结电容可充分地减少。

在一个实施例中，具有第一导电类型(即P型)的高浓度杂质区140可形成在源区114的一侧，其可用作衬底凸出部(tab)或阱凸出部。高浓度杂质区140可与源区114电连接。高浓度杂质区140可用来改善源极接触并减少半导体器件100的压降。

如描述的，除了第一PW区132外，具有第一导电类型的第二阱区，例如，第二P型阱(PW)区134可形成在器件隔离区120的外部，具有第一导电类型(即P型)的第二高浓度杂质区142可形成在第二PW区134上。第二高浓度杂质区142可用来施加PW偏置电压至高阻衬底102。

现在参照图2-4，其示出了根据一实施例的半导体器件200的各种视图。在图2中，示出了半导体器件200的平面图，而在图3和4中示出了剖面图。特别地，图3为沿图2中所示的线Ⅲ-Ⅲ′的剖面图，图4为沿图2中所示的线Ⅳ-Ⅳ′的剖面图。

如图2至4所示，半导体器件200可包括在高阻衬底202上形成的多个晶体管210。DNW区230可形成在高阻衬底202中，第一PW区232可形成在DNW区230上。

晶体管210可在第一PW区232上形成。晶体管210中的每一个可包括形成在第一PW区232上的栅结构212，以及分别在第一PW区232邻近栅结构212的两侧的表面部分形成的源区214和漏区216，且P型高浓度杂质区240可形成在源区214的一侧。栅结构212可包括在第一PW区232上形成的栅绝缘层、在栅绝缘层上形成的栅极以及在栅极的侧表面形成的间隔器。

在一些实施例中，半导体器件200可包括配置成围绕有源区的器件隔离区220，晶体管210在有源区上形成。器件隔离区220可包括形成得比DNW区230更深的DTI区222以及在DTI区222上形成的STI区224。

N型阱(NW)区234可形成在器件隔离区220的外部，N型高浓度杂质区242 可形成在NW区234上。

例如，在一些实施例中，第一PW区232可形成在器件隔离区220的内部，且DNW区230可形成为比第一PW区232更宽。DTI区222可穿过DNW区230，并比DNW区230延伸地更深。NW区234可形成在DNW区230的边缘部分上。

在一些实施例中，NW区234可与DNW区230的边缘部分电连接，且DTI区222可具有狭缝226以将DNW区230与NW区234电连接。狭缝226可用来通过N型高浓度杂质区242和NW区234向DNW区230施加NW偏置电压或反向偏置电压。例如，狭缝226的宽度可在约1μm至约2μm的范围。

这样，在第一PW区232与DNW区230之间的耗尽区和在DNW区230与高阻衬底202之间的耗尽区可延伸，且在第一PW区232与DNW区230之间的结电容和在DNW区230与高阻衬底202之间的结电容可充分地减少。结果，半导体器件200的RF噪声耦合和通过高阻衬底202的漏电流可充分地减少。

在一些实施例中，第二PW区236可形成在NW区234的外部，且第二P型高浓度杂质区244可形成在第二PW区236上。第二P型高浓度杂质区244可用来向高阻衬底202施加PW偏置电压，且第二PW区236可用来减少或防止耗尽区在NW区234与高阻衬底202之间延伸。在其他实施例中，第二STI区250可形成在N型高浓度杂质区242与第二P型高浓度杂质区244之间。

参照图5-7，其示出了根据一实施例的半导体器件300的各种视图。在图5中，示出了半导体器件300的平面图，而在图6和7中示出了半导体器件300的剖面图。特别地，图6为沿图5中所示的线Ⅵ-Ⅵ′的剖面图，图7为沿图5中所示的线Ⅶ-Ⅶ′的剖面图。

如图5-7所示，半导体器件300可包括在高阻衬底302上形成的多个晶体管310。DNW区330可形成在高阻衬底302中，第一PW区332可形成在DNW区330上。

晶体管310可在第一PW区332上形成。晶体管310中的每一个可包括形成在第一PW区332上的栅结构312，以及分别在第一PW区332邻近栅结构312的两侧的表面部分形成的源区314和漏区316，P型高浓度杂质区340可形成在源区314的一侧。栅结构312可包括在第一PW区332上形成的栅绝缘层、在栅绝缘层上形成的栅极以及在栅极的侧表面上形成的间隔器。

在一些实施例中，半导体器件300可包括配置成围绕有源区的第一器件隔离区320，晶体管310在有源区上形成。第一器件隔离区320可包括形成得比DNW区330更深的第一DTI区322以及在第一DTI区322上形成的第一STI区324。

NW区334可形成在第一器件隔离区320的外部，N型高浓度杂质区342可形成在NW区334上。

第一PW区332可形成在第一器件隔离区320的内部，且DNW区330可形成 为比第一PW区332更宽。第一DTI区322可穿过DNW区330，并比DNW区330延伸地更深。NW区334可形成在DNW区330的边缘部分从而具有环形。

在一些实施例中，NW区334可与DNW区330的边缘部分电连接，第一DTI区322可具有狭缝326以将DNW区330与NW区334电连接。狭缝326可用来通过N型高浓度杂质区342和NW区334向DNW区330施加NW偏置电压或反向偏置电压。例如，狭缝326的宽度可在约1μm至约2μm的范围。

特别地，在一些实施例中，第二器件隔离区350可形成在NW区334的外部，其可具有环形以围绕NW区334和N型高浓度杂质区342。第二器件隔离区350可包括第二DTI区352和在第二DTI区352上形成的第二STI区354。例如，第二DTI区352的深度可大于约5μm。特别地，第二DTI区352的深度可在约5μm至约10μm的范围。

第二器件隔离区350可用来减少或防止耗尽区在DNW区330、NW区334和高阻衬底302之间延伸。进一步地，第二器件隔离区350可用来将半导体器件300与邻近其的控制器件电隔离。

在一些实施例中，第二PW区336可形成在第二器件隔离区350的外部，且第二P型高浓度杂质区344可形成在第二PW区336上。第二P型高浓度杂质区344可用来施加PW偏置电压至高阻衬底302。

参照图8，其示出了根据一实施例的半导体器件的剖面图。在实施例中，半导体器件400可包括在高阻衬底402上形成的多个晶体管410。特别地，半导体器件400可具有在其中晶体管410相互电连接的多指结构。

DNW区430可形成在高阻衬底402中，第一PW区432可形成在DNW区430上。晶体管410可在第一PW区432上形成。晶体管410中的每一个可包括在第一PW区432上形成的栅结构412，以及分别在第一PW区432邻近栅结构412的两侧的表面部分形成的源区414和漏区416。栅结构412可包括在第一PW区432上形成的栅绝缘层、在栅绝缘层上形成的栅极以及在栅极的侧表面形成的间隔器。

在一些实施例中，彼此相邻的晶体管410可使用共同的漏区416，如图8所示。在其他实施例中，彼此相邻的晶体管410可使用共同的P型高浓度杂质区440。特别地，充当衬底凸出部或阱凸出部的P型高浓度杂质区440可形成在彼此相邻的晶体管410的源区414之间，且相邻的源区414和P型高浓度杂质区440可彼此电连接。与相邻的源区414连接的P型高浓度杂质区440可用来改善半导体器件400的击穿电压。

半导体器件400可包括配置成围绕有源区的器件隔离区420，晶体管410在有源区上形成。器件隔离区420可包括形成得比DNW区430更深的DTI区422以及在DTI区422上形成的STI区424。DNW区430和第一PW区432可形成在器件隔离区420的内部。

在一些实施例中，第二PW区434可形成在器件隔离区420的外部，且第二P型高浓度杂质区442可形成在第二PW区434上。第二P型高浓度杂质区442可用来施加PW偏置电压至高阻衬底402。

参照图9，其示出了根据一实施例的半导体器件的剖面图。在一些实施例中，半导体器件500可包括在高阻衬底502上形成的多个晶体管510。特别地，半导体器件500可具有在其中晶体管510相互电连接的多指结构。

DNW区530可形成在高阻衬底502中，第一PW区532可形成在DNW区530上。晶体管510可在第一PW区532上形成。晶体管510中的每一个可包括在第一PW区532上形成的栅结构512，以及分别在第一PW区532邻近栅结构512的两侧的表面部分形成的源区514和漏区516。栅结构512可包括在第一PW区532上形成的栅绝缘层、在栅绝缘层上形成的栅极以及在栅极的侧表面形成的间隔器。

如图9所示，在一些实施例中，彼此相邻的晶体管510可使用共同的漏区516。在其他实施例中，彼此相邻的晶体管510可使用共同的P型高浓度杂质区540。特别地，充当衬底凸出部或阱凸出部的P型高浓度杂质区540可形成在彼此相邻的晶体管510的源区514之间，且相邻的源区514和P型高浓度杂质区540可彼此电连接。

半导体器件500可包括配置成围绕有源区的器件隔离区520，晶体管510在有源区上形成。器件隔离区520可包括形成得比DNW区530更深的DTI区522以及在DTI区522上形成的STI区524。NW区534可形成在器件隔离区520的外部，N型高浓度杂质区542可形成在NW区534上。

特别地，第一PW区532可形成在器件隔离区520的内部，且DNW区530可形成为比第一PW区532更宽。DTI区522可穿过DNW区530，并比DNW区530延伸地更深。NW区534可形成在DNW区530的边缘部分上从而具有环形。

在图9所示的实施例中，NW区534可与DNW区530的边缘部分电连接，且DTI区522可具有狭缝526以将DNW区530与NW区534电连接。狭缝526可用来通过N型高浓度杂质区542和NW区534向DNW区530施加NW偏置电压或反向偏置电压。例如，狭缝526的宽度可在约1μm至约2μm的范围。

在又其他实施例中，第二PW区536可形成在NW区534的外部，且第二P型高浓度杂质区544可形成在第二PW区536上。第二P型高浓度杂质区544可用来向高阻衬底502施加PW偏置电压，且第二PW区536可用来减少或防止耗尽区在NW区534和高阻衬底502之间延伸。另外，在其他实施例中，第二STI区550可形成在N型高浓度杂质区542和第二P型高浓度杂质区544之间。

参照图10，其示出了根据一实施例的半导体器件的剖面图。在实施例中，半导体器件600可包括在高阻衬底602上形成的多个晶体管610。特别地，半导体器件600可具有在其中晶体管610相互电连接的多指结构。

DNW区630可形成在高阻衬底602中，第一PW区632可形成在DNW区630上。晶体管610可在第一PW区632上形成。晶体管610中的每一个可包括在第一PW区632上形成的栅结构612，以及分别在第一PW区632邻近栅结构612的两侧的表面部分形成的源区614和漏区616。栅结构612可包括在第一PW区632上形成的栅绝缘层、在栅绝缘层上形成的栅极以及在栅极的侧表面形成的间隔器。

在一些实施例中，彼此相邻的晶体管610可使用共同的漏区616，如图10所示。进一步地，彼此相邻的晶体管610可使用共同的P型高浓度杂质区640。特别地，充当衬底凸出部或阱凸出部的P型高浓度杂质区640可形成在彼此相邻的晶体管610的源区614之间，且相邻的源区614和P型高浓度杂质区640可彼此电连接。

半导体器件600可包括配置成围绕有源区的第一器件隔离区620，晶体管610在有源区上形成。第一器件隔离区620可包括形成得比DNW区630更深的第一DTI区622以及在第一DTI区622上形成的第一STI区624。NW区634可形成在第一器件隔离区620的外部，N型高浓度杂质区642可形成在NW区634上。

特别地，第一PW区632可形成在第一器件隔离区620的内部，DNW区630可形成为比第一PW区632更宽。第一DTI区622可穿过DNW区630，并比DNW区630延伸地更深。NW区634可形成在DNW区630的边缘部分上从而具有环形。

如图10中的实施例所示，NW区634可与DNW区630的边缘部分电连接，且第一DTI区622可具有狭缝626以将DNW区630与NW区634电连接。狭缝626可用来通过N型高浓度杂质区642和NW区634向DNW区630施加NW偏置电压或反向偏置电压。例如，狭缝626的宽度可在约1μm至约2μm的范围。

特别地，第二器件隔离区650可形成在NW区634的外部，其可具有环形以围绕NW区634和N型高浓度杂质区642。第二器件隔离区650可包括第二DTI区652和在第二DTI区652上形成的第二STI区654。例如，第二DTI区652的深度可大于约5μm。特别地，第二DTI区652的深度可在约5μm至约10μm的范围。

在实施例中，第二器件隔离区650可用来减少或防止耗尽区在DNW区630、NW区634和高阻衬底602之间延伸。进一步地，第二器件隔离区650可用来将半导体器件600与邻近其的控制器件电隔离。

在一些实施例中，第二PW区636可形成在第二器件隔离区650的外部，且第二P型高浓度杂质区644可形成在第二PW区636上。第二P型高浓度杂质区644可用来施加PW偏置电压至高阻衬底602。

在其他实施例中，半导体器件100或200可用作RF切换器件或RF有源器件，如RF模块(如RF前端模块)的功率放大器。

参照图11，示出了根据一实施例在高阻衬底上形成的RF模块的示意图。在实施例中，RF模块700(如RF前端模块)可包括RF切换器件710、RF有源器件 720、RF无源器件730和控制器件740，其可形成在高阻衬底702上。例如，RF有源器件720可包括功率放大器，RF无源器件730可包括无源组件，如电容器、电感器、变压器等。

特别地，与常规SOI衬底相比，通过高阻衬底702可充分地改善散热效率。因此，可充分地改善RF有源器件720的性能和RF无源器件730的电特性。

根据本文所讨论的各种实施例，半导体器件可包括高阻衬底、在高阻衬底上形成的晶体管，和在高阻衬底中形成的以围绕晶体管的器件隔离区。器件隔离区可包括DTI区和在DTI区上形成的STI区。在一些实施例中，半导体器件可包括在高阻衬底中形成的DNW区以及在DNW区上形成的第一PW区，晶体管可形成在第一PW区上。

如上所述，与使用SOI衬底的常规技术相比，由于可通过使用高阻衬底来制造半导体器件，因此半导体器件的制造成本可充分地降低。进一步地，半导体器件的结电容和RF噪声耦合可通过DTI区和DNW区而充分地减少。

在又其他实施例中，DTI区可具有狭缝以向穿过其的DNW区施加NW偏置电压或反向偏置电压。这样，由于DNW区，结电容可充分地减少，因此充分改善了RF切换器件或RF有源器件的电特性。

本文已描述了系统、器件和方法的各种实施例。这些实施例仅是示例性的，并不旨在限制本发明的范围。此外，应理解，已描述的实施例的各种特征可按各种方式组合以产生许多附加的实施例。此外，虽然已描述了公开的实施例使用的各种材料、尺寸、形状、结构和位置等，但在不超出本发明范围的情况下，也可使用除公开的那些以外的其他材料、尺寸、形状、结构和位置等。

相关领域的普通技术人员将认识到，本发明可包括比在上述任何个别实施例中所说明的更少的特征。本文描述的实施例并不意味着是对本发明各种特征可组合方式的详尽表述。于是，如本领域普通技术人员所理解的，实施例并不是特征相互排斥的组合；相反，本发明可包括选自不同的个别实施例的不同的个别特征的组合。此外，关于一个实施例所描述的元件可在其他实施例中实施，即使未在这种实施例中描述过，除非另有说明。尽管在权利要求中从属权利要求可引用具有一个或多个其他权利要求的特定组合，其他实施例也可包括从属权利要求与其他从属权利要求的主题的组合或一个或多个特征与其他从属或独立权利要求的组合。本文中提出了这样的组合，除非表明本发明并不意指特定的组合。此外，本发明还旨在包括在任何其他独立权利要求中的权利要求的特征，即使该权利要求并不直接从属于该独立权利要求。

通过参照上述文献所进行的任何并入是受到限制的，使得与本文明确公开的内容相反的主题不会并入到本文中。通过参照上述文献所进行的任何并入进一步受到限制，使得文献中的权利要求不会通过引用并入到本文中。通过参照上述文献所进 行的任何并入又进一步受到限制，使得文献中给出的任何定义不会通过引用并入到本文中，除非在本文中明确地表明包括。

为了解释本发明权利要求的目的，清楚表明，不会援用35U.S.C.第112(f)节的条款，除非在权利要求中引用了特定术语“用于......的方式”或“用于......的步骤”。