半导体装置的制作方法

本发明涉及半导体装置(半导体模块)，例如涉及经由构件将某个电子部件与其他电子部件电连接的半导体装置。

背景技术：

在日本特开2011-134990号公报(专利文献1)中，记载了关于包括微型机和功率MOSFET(Metal Oxide Semiconductor Field Effect Transistor，金属氧化物半导体场效应晶体管)的半导体装置的技术。在该技术中，在芯片搭载部上搭载布线基板，在布线基板上层叠配置构成微型机的半导体芯片。

在日本特开平11-233712号公报(专利文献2)中，记载了关于逆变器的安装结构的技术。具体地说，在专利文献2中，记载了在芯片搭载部上搭载形成有IGBT(Insulated Gate Bipolar Transistor，绝缘栅双极型晶体管)的IGBT芯片、形成有二极管的二极管芯片、并且在布线基板上搭载形成有控制IGBT的开关动作的控制电路的控制芯片、芯片部件(栅极电阻等无源部件)的技术。

在日本特开2015-65339号公报(专利文献3)中，记载了通过2个控制IC控制6个IGBT的技术。即，记载了通过高侧用的控制IC来控制高侧用的3个IGBT、通过低侧用的控制IC来控制低侧用的3个IGBT的技术。

专利文献1：日本特开2011-134990号公报

专利文献2：日本特开平11-233712号公报

专利文献3：日本特开2015-65339号公报

技术实现要素：

例如，作为构成控制马达的逆变器的半导体装置的安装结构，有上述专利文献1～3所示的结构。关于该结构，本发明者在进行研究后发现，如果考虑半导体装置的制造成本的削减、半导体装置的可靠性的提高，则在上述专利文献1～3所示的结构中存在应该改进的事项。

其他课题和新颖的特征根据本说明书的叙述和附图将变得明确。

在一个实施方式中的半导体装置中，多个第2电子部件中的一部分第2电子部件与第1电子部件经由将第1电子部件与基板连接的第1导线、基板以及将基板与一部分第2电子部件连接的第2导线而电连接。

根据一个实施方式，能够提高半导体装置的可靠性。

附图说明

图1是示出实施方式中的包括逆变器电路和3相感应马达的马达电路的结构的电路图。

图2是示出形成有IGBT的半导体芯片的外形形状的俯视图。

图3是示出实施方式中的IGBT的器件构造的剖视图。

图4是示出形成有二极管的半导体芯片的外形形状的俯视图。

图5是示出二极管的器件构造的剖视图。

图6是示出栅极控制电路的电路块结构的图。

图7是示意地示出在相关技术中实现3相逆变器电路的半导体装置的安装结构例的俯视图。

图8是示出实施方式中的半导体装置的电路块结构的图。

图9是示出图8所示的栅极控制电路的内部块结构的图。

图10是示出实现图9所示的栅极控制电路的半导体芯片的结构的示意图。

图11是示意地示出实施方式中的半导体装置的安装结构的俯视图。

图12是示出按图11的A-A线切断而得到的剖视图。

图13是示出实施方式中的半导体装置的制造工序的流程的流程图。

图14是示出实施方式中的半导体装置的制造工序的俯视图。

图15是示出接着图14的半导体装置的制造工序的俯视图。

图16是示出接着图15的半导体装置的制造工序的俯视图。

图17是示出接着图16的半导体装置的制造工序的俯视图。

图18是示出接着图17的半导体装置的制造工序的俯视图。

图19是示出接着图18的半导体装置的制造工序的俯视图。

图20是示出接着图19的半导体装置的制造工序的俯视图。

图21(a)是示出接着图20的半导体装置的制造工序的俯视图，(b)是侧视图。

图22是示出变形例1中的半导体装置的安装结构的俯视图。

图23是示出变形例2中的半导体装置的安装结构的俯视图。

符号说明

ADH1 粘接构件(第1粘接构件、第2粘接构件)

ADH2 粘接构件(第3粘接构件)

CHP1 (HU)半导体芯片(第2电子部件、高侧用半导体芯片)

CHP1 (HV)半导体芯片(第2电子部件、高侧用半导体芯片)

CHP1 (HW)半导体芯片(第2电子部件、高侧用半导体芯片)

CHP1 (LU)半导体芯片(第2电子部件、低侧用半导体芯片)

CHP1 (LV)半导体芯片(第2电子部件、低侧用半导体芯片)

CHP1 (LW)半导体芯片(第2电子部件、低侧用半导体芯片)

CHP2 (HU)半导体芯片(第3电子部件)

CHP2 (HV)半导体芯片(第3电子部件)

CHP2 (HW)半导体芯片(第3电子部件)

CHP2 (LU)半导体芯片(第3电子部件)

CHP2 (LV)半导体芯片(第3电子部件)

CHP2 (LW)半导体芯片(第3电子部件)

CHP3 半导体芯片(第1电子部件)

LD1 引线(第1引线)

LD2 引线(第2引线)

MR 密封体

RB1 高侧用中继基板(基板、高侧用基板)

RB2 低侧用中继基板(基板、低侧用基板)

TAB1～4 芯片搭载部(第2部件搭载部)

TAB5 芯片搭载部(第1部件搭载部)

VL 假想线

VL2 假想线

VL3 假想线

W1 导线(第1导线、第3导线、第1栅极用导线、第3栅极用导线、第1发射极用导线)

W2 导线(第2导线、第2栅极用导线、第4栅极用导线、第2发射极用导线)

W3 导线(第4导线)

W4 导线

W5 导线

W6 导线

WL1 布线

WL2 布线

WL3 布线。

具体实施方式

在以下的实施方式中，为了方便说明，在需要时，分割成多个部分或者实施方式来说明，但除了在特别明示了的情况下，它们并非相互无关，而存在一方是另一方的一部分或者全部的变形例、详细说明、补充说明等的关系。

另外，在以下的实施方式中，在提及要素的数量等(包括个数、数值、量、范围等)的情况下，除了在特别明示了的情况和从原理上 明确被限定于特定的数量的情况等下，不限于该特定的数量，也可以在特定的数量以上或以下。

进而，在以下的实施方式中，其构成要素(也包括要素步骤等)除了在特别明示了的情况和从原理上明确认为是必需的情况等下，不一定是必需的，这自不待言。

同样地，在以下的实施方式中，在提及构成要素等的形状、位置关系等时，除了在特别明示了的情况和从原理上明确认为并非如此的情况等下，包括实质上与其形状等近似或者类似的形状等。这对于上述数值和范围也一样。

另外，在用于说明实施方式的所有附图中，原则上对相同的部件附加相同的符号，省略其重复的说明。此外，为了容易理解附图，有时即使是俯视图也附加阴影。

<用语的说明>

在本说明书中，“电子部件”意味着利用电子的部件，特别地，利用半导体内的电子的部件为“半导体部件”。作为该“半导体部件”的例子，能够列举半导体芯片。因此，包含“半导体芯片”的语句是“半导体部件”，“半导体部件”的上位概念是“电子部件”。

另外，在本说明书中，“半导体装置”意味着是具备半导体部件以及与该半导体部件电连接的外部连接端子的构造体、并且是通过密封体覆盖半导体部件的构造体。特别地，“半导体装置”构成为能够通过外部连接端子而与外部装置电连接。

进而，在本说明书中，“功率晶体管”意味着通过将多个单位晶体管(单元晶体管)并联连接(例如，将数千个至数万个单位晶体管并联连接)，从而在比单位晶体管的容许电流大的电流下也实现单位晶体管的功能的单位晶体管的集合体。例如，在单位晶体管作为开关元件而发挥功能的情况下，“功率晶体管”为在比单位晶体管的容许电流大的电流下也能够适用的开关元件。特别地，在本说明书中，“功率晶体管”这样的用语例如作为表示包含“功率MOSFET”和“IGBT”这两者的上位概念的语句来使用。

<3相逆变器电路的结构例>

本实施方式中的半导体装置例如用于在空调机等中使用的3相感应马达的驱动电路。具体地说，在该驱动电路中包括逆变器电路，该逆变器电路是具有将直流电力变换成交流电力的功能的电路。

图1是示出本实施方式中的包括逆变器电路和3相感应马达的马达电路的结构的电路图。在图1中，马达电路具有3相感应马达MT和逆变器电路INV。3相感应马达MT构成为通过相位不同的3相的电压来驱动。具体地说，在3相感应马达MT中，利用相位偏移了120度的被称为U相、V相、W相的3相交流来在作为导体的转子RT的周围产生旋转磁场。在该情况下，磁场在转子RT的周围旋转。这意味着横穿作为导体的转子RT的磁通发生变化。其结果，在作为导体的转子RT中发生电磁感应，在转子RT中流过感应电流。并且，在旋转磁场中流过感应电流意味着通过弗莱明的左手定则而对转子RT施加力，通过该力，转子RT进行旋转。这样可知，在3相感应马达MT中，通过利用3相交流，能够使转子RT旋转。即，在3相感应马达MT中，需要3相交流。因此，在马达电路中，通过利用由直流生成交流的逆变器电路INV，对感应马达供给交流电力。并且，在本实施方式中，在1个逆变器电路INV中生成3种(U相、V相、W相)交流电力，并供给到3相感应马达。

以下，说明该逆变器电路INV的结构例。如图1所示，例如，在本实施方式中的逆变器电路INV中，与3相对应地设置IGBTQ1和二极管FWD。即，在本实施方式中的逆变器电路INV中，例如通过将图1所示的IGBTQ1和二极管FWD反并联连接而成的结构，实现成为逆变器电路INV的构成要素的开关元件。

具体来说，第1支路LG1的上分路和下分路、第2支路LG2的上分路和下分路、第3支路LG3的上分路和下分路分别由将IGBTQ1和二极管FWD反并联连接而成的构成要素来构成。

换言之，在本实施方式中的逆变器电路INV中，在正电位端子PT与3相感应马达MT的各相(U相、V相、W相)之间将IGBTQ1 和二极管FWD反并联连接，并且在3相感应马达MT的各相与负电位端子NT之间也将IGBTQ1和二极管FWD反并联连接。即，针对每个单相而设置2个IGBTQ1和2个二极管FWD。其结果，本实施方式中的逆变器电路INV共计具有6个IGBTQ1和6个二极管FWD。并且，对各个IGBTQ1的栅极电极连接了栅极控制电路GCC，通过该栅极控制电路GCC来控制IGBTQ1的开关动作。在这样构成的逆变器电路INV中，通过栅极控制电路GCC来控制IGBTQ1的开关动作，从而将直流电力变换成3相交流电力，将该3相交流电力供给到3相感应马达MT。

<二极管的必要性>

如上所述，在本实施方式中的逆变器电路INV中，作为开关元件而使用IGBTQ1，以与该IGBTQ1反并联连接的方式设置有二极管FWD。仅根据通过开关元件来实现开关功能的观点，认为需要作为开关元件的IGBTQ1，但不需要设置二极管FWD。关于这一点，当在与逆变器电路INV连接的负载中包含电感的情况下，需要设置二极管FWD。以下，说明其理由。

在负载是不包含电感的纯电阻的情况下，没有回流的能量，所以不需要二极管FWD。但是，在连接了在负载中包含马达那样的电感的电路的情况下，存在向与导通的开关相反的方向流过负载电流的模式。即，当在负载中包含电感的情况下，有时能量从负载的电感回到逆变器电路INV(有时电流逆流)。

此时，在IGBTQ1单体中，不具有能够流过该回流电流的功能，所以需要与IGBTQ1反并联地连接二极管FWD。即，在逆变器电路INV中，在如马达控制那样在负载中包含电感的情况下，在将IGBTQ1断开时，必须放出在电感中蓄积了的能量(1/2LI²)。然而，在IGBTQ1单体中，无法流过用于释放在电感中蓄积了的能量的回流电流。因此，为了使在该电感中蓄积了的电能回流，与IGBTQ1反并联地连接二极管FWD。即，二极管FWD为了释放在电感中蓄积了的电能而具有使回流电流流过这样的功能。根据以上所述可知，在与包含电感的负载 连接的逆变器电路中，需要与作为开关元件的IGBTQ1反并联地设置二极管FWD。该二极管FWD被称为续流二极管。

<IGBT的构造>

参照附图，说明本实施方式中的构成逆变器电路INV的IGBTQ1和二极管FWD的构造。在本实施方式中的逆变器电路INV中，包括IGBTQ1，并且包括二极管FWD。

图2是示出形成有IGBTQ1的半导体芯片CHP1的外形形状的俯视图。在图2中，示出半导体芯片CHP1的主面(正面)。如图2所示，本实施方式中的半导体芯片CHP1的平面形状例如呈正方形形状。并且，在呈正方形形状的半导体芯片CHP1的正面，形成有发射极电极衬垫EP和栅极电极衬垫GP。另一方面，在图2中，虽然未图示，在半导体芯片CHP1的与正面相反的一侧的背面，形成有集电极电极。

<IGBT的器件构造>

接下来，说明IGBTQ1的器件构造。图3是示出本实施方式中的IGBTQ1的器件构造的剖视图。在图3中，IGBTQ1具有形成于半导体芯片的背面的集电极电极CE，在该集电极电极CE上形成有p⁺型半导体区域PR1。在p⁺型半导体区域PR1上，形成有n⁺型半导体区域NR1，在该n⁺型半导体区域NR1上形成有n^－型半导体区域NR2。然后，在n^－型半导体区域NR2上，形成有p型半导体区域PR2，并形成贯通该p型半导体区域PR2而到达n^－型半导体区域NR2的沟槽TR。进而，与沟槽TR匹配地形成有成为发射极区域的n⁺型半导体区域ER。在沟槽TR的内部，形成有例如由氧化硅膜构成的栅极绝缘膜GOX，隔着该栅极绝缘膜GOX而形成有栅极电极GE。该栅极电极GE例如由多晶硅膜形成，以埋入沟槽TR的方式形成。另外，在图3中，示出了沟槽栅极构造，但不限定于此，例如，虽然未图示，也可以是使用形成于硅基板上的平面栅极构造的IGBT。

在这样构成的IGBTQ1中，栅极电极GE经由图2所示的栅极电极衬垫GP而与栅极端子GT连接。同样地，成为发射极区域的n⁺ 型半导体区域ER经由发射极电极EE(发射极电极衬垫EP)而与发射极端子ET电连接。成为集电极区域的p⁺型半导体区域PR1与形成于半导体芯片的背面的集电极电极CE电连接。

这样构成的IGBTQ1兼具功率MOSFET的高速开关特性和电压驱动特性以及双极型晶体管的低导通电压特性。

此外，n⁺型半导体区域NR1被称为缓冲层。该n⁺型半导体区域NR1是为了防止在IGBTQ1断开时从p型半导体区域PR2生长到n^－型半导体区域NR2内的耗尽层接触到形成于n^－型半导体区域NR2的下层的p⁺型半导体区域PR1的穿通现象而设置的。另外，出于限制从p⁺型半导体区域PR1向n^－型半导体区域NR2的空穴注入量等的目的，设置有n⁺型半导体区域NR1。

<IGBT的动作>

接下来，说明本实施方式中的IGBTQ1的动作。首先，说明IGBTQ1接通的动作。在图3中，通过在栅极电极GE与成为发射极区域的n⁺型半导体区域ER之间施加足够的正电压，具有沟槽栅极构造的MOSFET接通。在该情况下，构成集电极区域的p⁺型半导体区域PR1与n^－型半导体区域NR2之间正向偏置，空穴从p⁺型半导体区域PR1注入到n^－型半导体区域NR2。接下来，与所注入的空穴的正电荷相同的量的电子集中到n^－型半导体区域NR2。由此，引起n^－型半导体区域NR2的电阻降低(电导率调制)，IGBTQ1成为导通状态。

在导通电压中添加p⁺型半导体区域PR1与n^－型半导体区域NR2的接合电压，但n^－型半导体区域NR2的电阻值由于电导率调制而降低1位以上，所以在占据导通电阻的大半部分那样的高耐压下，与功率MOSFET相比，IGBTQ1的导通电压更低。因此，可知IGBTQ1是对于高耐压化有效的器件。即，在功率MOSFET中，为了实现高耐压化而需要使成为漂移层的外延层的厚度变厚，但在这种情况下，导通电阻也上升。对此，在IGBTQ1中，为了实现高耐压化，即使使n^－型半导体区域NR2的厚度变厚，在IGBTQ1的导通动作时，也发 生电导率调制。因此，与功率MOSFET相比，能够使导通电阻降低。即，根据IGBTQ1，与功率MOSFET相比，在实现高耐压化的情况下，也能够实现低导通电阻的器件。

接下来，说明IGBTQ1断开的动作。如果使栅极电极GE与成为发射极区域的n⁺型半导体区域ER之间的电压降低，则具有沟槽栅极构造的MOSFET断开。在这种情况下，从p⁺型半导体区域PR1向n^－型半导体区域NR2的空穴注入停止，已经注入的空穴也由于寿命结束而减少。残留的空穴向发射极电极EE侧直接流出(尾电流)，在流出结束的时间点IGBTQ1成为截止状态。通过这样，能够使IGBTQ1进行导通/截止动作。

<二极管的构造>

接下来，图4是示出形成有二极管FWD的半导体芯片CHP2的外形形状的俯视图。在图4中，示出半导体芯片CHP2的主面(正面)。如图4所示，本实施方式中的半导体芯片CHP2的平面形状呈正方形形状。并且，在呈正方形形状的半导体芯片CHP2的正面，形成有阳极电极衬垫ADP。另一方面，虽然未图示，遍及半导体芯片CHP2的与正面相反的一侧的整个背面地形成有阴极电极衬垫。

接下来，说明二极管FWD的器件构造。图5是示出二极管FWD的器件构造的剖视图。在图5中，在半导体芯片的背面，形成有阴极电极CDE，在该阴极电极CDE上形成有n⁺型半导体区域NR3。然后，在n⁺型半导体区域NR3上形成有n^－型半导体区域NR4，在n^－型半导体区域NR4上形成有p型半导体区域PR3。在p型半导体区域PR3和p^－型半导体区域PR4上，形成有阳极电极ADE(阳极电极衬垫ADP)。阳极电极ADE例如由铝－硅构成。

<二极管的动作>

根据这样构成的二极管FWD，当对阳极电极ADE施加正电压、对阴极电极CDE施加负电压时，n^－型半导体区域NR4与p型半导体区域PR3之间的pn结正向偏置而流过电流。另一方面，当对阳极电极ADE施加负电压、对阴极电极CDE施加正电压时，n^－型半导体区 域NR4与p型半导体区域PR3之间的pn结反向偏置而不流过电流。通过这样，能够使具有整流功能的二极管FWD进行动作。

<栅极控制电路的结构>

接下来，图6是示出栅极控制电路GCC的电路块结构的图。在图6中，以驱动3相感应马达MT的逆变器电路INV的3相中的1相为例，说明控制该1相的栅极控制电路GCC的结构。在图6中，在与高压电源(600V)电连接的端子VCC和与地电连接的端子COM之间，例如将构成逆变器电路INV的1相量的高侧IGBT(HQ1)与低侧IGBT(LQ1)串联连接。并且，高侧IGBT(HQ1)与低侧IGBT(LQ1)之间的中间节点经由端子Vs而与3相感应马达MT电连接。

此处，栅极控制电路GCC构成为控制高侧IGBT(HQ1)的导通/截止动作和低侧IGBT(LQ1)的导通/截止动作。例如，栅极控制电路GCC通过控制对高侧IGBT(HQ1)的栅极电极施加的栅极电压，实现高侧IGBT(HQ1)的导通/截止动作，并且通过控制对低侧IGBT(LQ1)的栅极电极施加的栅极电压，实现低侧IGBT(LQ1)的导通/截止动作。

具体地说，栅极控制电路GCC连接于与低压电源电连接的端子VDD和与地电连接的端子Vss。并且，栅极控制电路GCC具有处理从逆变器电路INV的端子HIN和端子LIN输入的输入信号的输入信号处理电路ISC、电平位移电路LSC、低侧驱动电路LDC和高侧驱动电路HDC。

然后，低侧驱动电路LDC根据从输入信号处理电路ISC输出的处理信号，控制对低侧IGBT(LQ1)的栅极电极施加的栅极电压。例如，低侧驱动电路LDC从端子Vss输入GND电位(地电位)，将以该GND电位为基准而生成的栅极电压供给到低侧IGBT(LQ1)的栅极电极。此处，在供给到栅极电极的栅极电压相对于GND电位而为阈值电压以上的情况下，低侧IGBT(LQ1)导通，另一方面，在供给到栅极电极的栅极电压相对于GND电位而低于阈值电压的情况下，低侧IGBT(LQ1)截止。这样，通过低侧驱动电路LDC来控制 低侧IGBT(LQ1)的导通/截止动作。

另一方面，高侧驱动电路HDC在将输入信号处理电路ISC的处理信号输入到电平位移电路LSC之后，根据来自该电平位移电路LSC的输出信号，控制对高侧IGBT(HQ1)的栅极电极施加的栅极电压。例如，高侧驱动电路HDC从端子Vs输入作为基准的基准电位。即，在高侧驱动电路HDC中，也需要生成对高侧IGBT(HQ1)的栅极电极施加的栅极电压，但在生成该栅极电压时，需要基准电位。关于这一点，例如考虑在高侧驱动电路HDC中使用在低侧驱动电路LDC中使用的从端子Vss输入的GND电位，但在高侧驱动电路HDC中，无法将从端子Vss输入的GND电位用作基准电位。即，在图6中，在低侧IGBT(LQ1)中，相对于低侧IGBT(LQ1)的发射极电位而施加阈值以上的栅极电压，从而能够使低侧IGBT(LQ1)导通。因此，低侧IGBT(LQ1)的栅极电压是以低侧IGBT(LQ1)的发射极电位为基准而生成的。此时，低侧IGBT(LQ1)的发射极电位是与GND电位相同的电位，所以能够以从端子Vss输入的GND电位作为基准电压而生成低侧IGBT(LQ1)的栅极电压。

对此，如图6所示，在高侧IGBT(HQ1)中，也将高侧IGBT(HQ1)的发射极电位用作基准电位，但该高侧IGBT(HQ1)的发射极电位在GND电位至电源电位之间变动。即，在低侧IGBT(LQ1)导通的情况下，高侧IGBT(HQ1)的发射极电位为与GND电位相同的电位。与此相对地，在高侧IGBT(HQ1)导通的情况下，高侧IGBT(HQ1)的发射极电位为与电源电位相同的电位。这意味着为了使高侧IGBT(HQ1)导通，需要以电源电位作为基准而生成栅极电压，因此，无法以从端子Vss输入的GND电位作为基准而生成对高侧IGBT(HQ1)的栅极电极施加的栅极电压。

因此，在高侧驱动电路HDC中，从端子Vs输入高侧IGBT(HQ1)的发射极电位，以从该端子Vs输入的电位作为基准，生成对高侧IGBT(HQ1)的栅极电极施加的栅极电压。因此，从端子Vs输入的电位变动至电源电位，所以以从该端子Vs输入的电位作为基准而生 成的高侧IGBT(HQ1)的栅极电压需要高于电源电位的电位。因此，在高侧驱动电路HDC中，例如将端子VB与位于逆变器电路INV(即，图11所示的半导体装置SA1)的外部的低压电源LPS(15V)连接，使用从该端子VB输入的电位和从上述端子Vs输入的电位，从而生成高于电源电位的栅极电压。将该栅极电压从高侧驱动电路HDC供给到高侧IGBT(HQ1)的栅极电极。通过如上所述，在供给到栅极电极的栅极电压相对于基准电位而为阈值电压以上的情况下，高侧IGBT(HQ1)导通，另一方面，在供给到栅极电极的栅极电压相对于基准电位而低于阈值电压的情况下，高侧IGBT(HQ1)截止。通过这样，通过高侧驱动电路HDC来控制高侧IGBT(HQ1)的导通/截止动作。

<实现栅极控制电路的半导体芯片的结构>

上述栅极控制电路GCC例如能够通过形成有集成电路的半导体芯片来实现，在实现了栅极控制电路GCC的半导体芯片中，有以下所示的特征点。即，作为栅极控制电路GCC的构成要素的输入信号处理电路ISC、电平位移电路LSC、低侧驱动电路LDC是以从端子Vss供给的GND电位为基准而进行电路设计的，所以能够制作到半导体基板。与此相对地，高侧驱动电路HDC是以从端子Vs供给的变动至电源电位的电位为基准而进行电路设计的，所以需要与半导体基板(端子Vss)分离地形成。具体地说，高侧驱动电路HDC采用高耐压的浮置构造，使用从低侧驱动电路LDC独立的“浮岛构造”。并且，在该“浮岛构造”中，对与低侧驱动电路LDC的信号的交换有限制，通过电平位移电路LSC而仅能够交接脉冲信号。因此，在高侧驱动电路HDC中所需的衬垫需要形成为“浮岛构造”。通过如上所述，在形成有栅极控制电路GCC的半导体芯片形成有“浮岛构造”这一点是特征点。

<改进的研究>

例如，作为构成控制马达的逆变器的半导体装置的安装结构，存在上述专利文献1～3所示的结构。关于该结构，本发明者在进行研 究后发现，如果考虑半导体装置的制造成本的削减、半导体装置的可靠性的提高，则在上述专利文献1～3所示的结构中，存在应该改进的研究事项。因此，以下，首先说明应该改进的研究事项，其后，说明针对应该改进的研究事项进行钻研而得到的本实施方式中的技术思想。

例如，作为实现控制马达的逆变器的半导体装置的结构例，存在专利文献1的图5和专利文献2的图4中记载的结构。即，将形成有作为逆变器的构成要素的IGBT(开关元件)的IGBT芯片、形成有二极管的二极管芯片搭载于芯片搭载部(引线框)。另一方面，将形成有控制IGBT的开关动作的控制电路的控制芯片(驱动器IC芯片)、芯片部件(例如，栅极电阻等无源部件)搭载于布线基板(配置于芯片搭载部上的基板)。

在这样的结构的情况下，考虑在其正面平放地搭载控制芯片和芯片部件，需要准备俯视时的外形尺寸较大的布线基板。换言之，需要使用由至少比控制芯片和芯片部件的总面积大的外形尺寸构成的布线基板。使用这样的外形尺寸大的布线基板意味着导致半导体装置的制造成本的上升。

另一方面，近年来，开发了由1个半导体芯片(电子部件)实现控制芯片的功能与芯片部件的功能的技术。

通过使用这样的半导体芯片，无需使用布线基板，能够制造包括多个电子部件(至少有控制芯片、IGBT芯片、二极管芯片)的半导体装置(例如，参照专利文献3的图1)。

此处，在上述专利文献3中，由2个控制芯片控制6个IGBT芯片。即，高侧用的3个IGBT芯片由高侧用的控制芯片来控制，低侧用的3个IGBT芯片由低侧用的控制芯片来控制。因此，例如在2个控制芯片产生制造偏差的情况下，2个控制芯片的性能也有可能产生偏差。具体来说，关于高侧用的IGBT的开关控制的定时以及关于低侧用的IGBT的开关控制的定时也有可能产生偏差。即，在使用2个控制芯片的情况下，IGBT的控制性有可能降低。其结果，例如在使 用专利文献3所示的多个控制芯片的结构中，根据实现半导体装置的性能提高的观点，存在应该改进的点。

针对该应该改进的点，考虑例如如以下所示的相关技术那样，通过1个控制芯片控制所有的IGBT的开关动作。此处，本说明书所说的“相关技术”是具有发明者新发现的课题的技术，不是公知的现有技术，而是有意地记载了新颖的技术思想的前提技术(未公知技术)的技术。

图7是示意地示出在相关技术中实现3相逆变器电路的半导体装置SA(R)的安装结构例的俯视图。如图7所示，在相关技术中的半导体装置SA(R)以在x方向上并列的方式排列芯片搭载部TAB1～TAB4，在这些芯片搭载部TAB1～TAB4的上侧(y方向侧)配置芯片搭载部TAB5。并且，在芯片搭载部TAB1中，搭载了形成有对应于U相的高侧IGBT的半导体芯片CHP1(HU)、形成有对应于V相的高侧IGBT的半导体芯片CHP1(HV)以及形成有对应于W相的高侧IGBT的半导体芯片CHP1(HW)。另外，在芯片搭载部TAB1中，还搭载了分别形成有二极管的半导体芯片CHP2(HU)、CHP2(HV)、CHP2(HW)。

同样地，在芯片搭载部TAB2中，搭载了形成有对应于U相的低侧IGBT的半导体芯片CHP1(LU)以及形成有二极管的半导体芯片CHP2(LU)。另外，在芯片搭载部TAB3中，搭载了形成有对应于V相的低侧IGBT的半导体芯片CHP1(LV)以及形成有二极管的半导体芯片CHP2(LV)。进而，在芯片搭载部TAB4中，搭载了形成有对应于W相的低侧IGBT的半导体芯片CHP1(LW)以及形成有二极管的半导体芯片CHP2(LW)。

另一方面，在与导电构件HL连接的芯片搭载部TAB5，搭载了集中形成有3相逆变器电路的栅极控制电路的半导体芯片CHP3。

此处，在不需要区分形成有构成3相逆变器电路的IGBT的多个半导体芯片时，在本说明书中，仅称为“IGBT芯片”，同样地，在不需要区分形成有构成3相逆变器电路的二极管的多个半导体芯片时， 在本说明书中，仅称为“二极管芯片”。

在该情况下，如图7所示，半导体芯片CHP3与6个IGBT芯片分别通过导线W电连接。此时，在图7所示的相关技术中，半导体芯片CHP3配置于排列有6个IGBT芯片的x方向的中心。换言之，在穿过沿着密封体MR的长边(图7所示的沿着x方向而延伸的边)而配置的6个IGBT芯片中的、从面对着的左侧起配置于第3个的IGBT芯片与从面对着的左侧起配置于第4个的IGBT芯片之间的沿着y方向的假想线上，配置有半导体芯片CHP3。其结果，在相关技术中，将配置于两端的IGBT芯片与半导体芯片CHP3连接的导线W的长度变长。即，在相关技术中，将以在x方向上并列的方式配置的6个IGBT芯片中的各IGBT芯片与配置于x方向的中央部的1个半导体芯片CHP3电连接。因此，必然地，将配置于一端部的半导体芯片CHP1(HU)与半导体芯片CHP3连接的导线W以及将配置于另一端部的半导体芯片CHP1(LW)与半导体芯片CHP3连接的导线W1的长度最长。这样，如果导线W的长度变长，则例如在用于形成密封体的树脂密封工序中，由于树脂的注入所产生的压力，容易发生长的导线W的导线偏移，在邻接的导线W间发生短路不良情况的担忧变高。进而，导线W的长度变长这意味着导线W的寄生电阻、寄生电感增加，由此，半导体装置的电气特性有可能劣化。

即，在相关技术中，通过将3相逆变器电路的栅极控制电路集中形成于1个半导体芯片CHP3，与将栅极控制电路分散形成于多个半导体芯片的专利文献3所记载的技术相比，能够实现半导体装置的性能提高。另一方面，在相关技术中，在迄今为止的技术中，不明显的改进的余地变得明显。具体来说，如上所述，必须将1个半导体芯片CHP3与6个IGBT芯片中的各IGBT芯片电连接，其结果，由于多条导线W中的一部分导线W的长度变长，根据半导体装置的可靠性和半导体装置的电气特性的观点，存在改进的余地。

此处，在图7中，为了抑制多条导线W中的一部分导线W的长度变长，考虑变更IGBT芯片的分布配置。例如，考虑以沿着半导体 芯片CHP3的周围(图7所述的左边、右边和下边)的方式分开配置6个IGBT芯片。在该情况下，能够使所有的IGBT芯片与半导体芯片CHP3之间的距离接近，所以能够使导线W的长度缩短。然而，如果采用该分布配置，则产生引线LD的走线变难的弊端。即，在图7中，以包围半导体芯片CHP3的周围的方式配置引线LD1，通过导线W连接该引线LD1与半导体芯片CHP3。然而，如果以沿着半导体芯片CHP3的周围(图7所述的左边、右边和下边)的方式分开配置6个IGBT芯片，则6个IGBT芯片成为障碍，无法将引线LD1拉长到半导体芯片CHP3的附近。在该情况下，将半导体芯片CHP3与引线LD1连接的导线W需要越过IGBT芯片地形成。这意味着将半导体芯片CHP3与引线LD1连接的导线W的长度变长。即，在以沿着半导体芯片CHP3的周围(图7所述的左边、右边和下边)的方式分开配置6个IGBT芯片的分布中，能够使将半导体芯片CHP3与IGBT芯片连接的导线W的长度缩短，另一方面，引线LD1的走线变难，其结果，产生将半导体芯片CHP3与引线LD1连接的导线W的长度变长这样的弊端。因此，为了使导线W的长度缩短，采用以沿着半导体芯片CHP3的周围(图7所述的左边、右边和下边)的方式分开配置6个IGBT芯片的分布配置不能说是有效的。因此，如图7所示，需要设法在采用将6个IGBT芯片沿着x方向配置成大致一列这样的分布的同时，抑制多条导线W中的一部分导线W的长度变长。

因此，在本实施方式中，与相关技术同样地，以将3相逆变器电路的栅极控制电路集中形成于1个半导体芯片CHP3的结构、以及沿着x方向将6个IGBT芯片配置成大致一列的结构作为前提，钻研抑制由于一部分导线W的长度变长引起的半导体装置的可靠性的降低和半导体装置的电气特性的劣化。以下，参照附图，说明进行该钻研而得到的本实施方式中的技术思想。

<实施方式中的半导体装置的结构>

<<电路块结构>>

图8是示出本实施方式中的半导体装置的电路块结构的图。该图8是实现图1所示的逆变器电路INV的电路块结构，在图8中，本实施方式中的半导体装置具有6个IGBT、6个二极管和栅极控制电路GCC，并且具备25个外部端子。编号1、编号13～17和编号25的端子是非连接的端子NC。另外，编号2～4的端子是与栅极控制电路GCC连接的端子VB1～VB3，编号5～7的端子是对栅极控制电路GCC输入输入信号的端子HIN1～HIN3。进而，编号8的端子是对栅极控制电路GCC供给低压电源的端子VDD，编号9的端子是对栅极控制电路GCC供给地电位的端子Vss。另外，编号10～12的端子是对栅极控制电路GCC输入输入信号的端子LIN1～LIN3。另一方面，编号18的端子是与地电位连接的端子NW(端子COM)，编号19的端子也是与地电位连接的端子NV(端子COM)，编号20的端子也是与地电位连接的端子NU(端子COM)。另外，编号21的端子是与3相马达的W相连接的端子W(端子Vs3)，编号22的端子是与3相马达的V相连接的端子V(端子Vs2)，编号23的端子是与3相马达的U相连接的端子U(端子Vs1)。进而，编号24的端子是与高压电源连接的端子P(端子VCC)。

图9是示出图8所示的栅极控制电路GCC的内部块结构的图。如图9所示，在栅极控制电路GCC中，与U相、V相和W相的各相对应地设置有图6所示的单位块结构。此时，在图9中，对图6所示的单位块结构所示的符号的末尾附加了“1”的符号对应于U相，对图6所示的单位块结构所示的符号的末尾附加了“2”的符号对应于V相，对图6所示的单位块结构所示的符号的末尾附加了“3”的符号对应于W相。

<<实现栅极控制电路的半导体芯片的结构>>

图10是示出实现图9所示的栅极控制电路GCC的半导体芯片CHP3的结构的示意图。如图10所示，在半导体芯片CHP3中，形成了形成有对应于U相的高侧驱动电路HDC1的“浮岛构造”、形成有对应于V相的高侧驱动电路HDC2的“浮岛构造”以及形成有对应 于W相的高侧驱动电路HDC2的“浮岛构造”。此时，在本实施方式中的半导体芯片CHP3中，3个“浮岛构造”以在y方向上并列的方式进行分布配置。并且，在“浮岛构造”以外的区域，形成有低侧驱动电路LDC1～3、电平位移电路LSC1～3和输入信号处理电路ISC1～3。

根据这样构成的本实施方式中的半导体芯片CHP3，能够将构成3相逆变器电路的栅极控制电路GCC集中到1个半导体芯片CHP3，所以能够得到能够削减构成3相逆变器电路的半导体装置的制造成本的优点。进而，不需要考虑芯片间的性能偏差，所以通过使用本实施方式中的半导体芯片CHP3，能够实现基于栅极控制电路GCC的IGBT的控制性的提高。

<<实施方式中的半导体装置的安装结构>>

接下来，说明本实施方式中的半导体装置的安装结构。图11是示意地示出本实施方式中的半导体装置SA1的安装结构的俯视图。此外，在图11中，例如，透视呈矩形形状的密封体MR。在图11中，本实施方式中的半导体装置SA1首先具有呈矩形形状的密封体MR，该密封体MR具有边S1、与该边S1对置的边S2、与边S1和边S2交叉的边S3以及与边S3对置的边S4，通过这些边S1～边S4形成密封体MR的背面。即，图11是从密封体MR的背面侧看去的俯视图，是从图12中的面对着的左侧的面、即位于搭载了半导体芯片CHP1(LU)、CHP2(LU)的芯片搭载部TAB2的背面BS侧和搭载了半导体芯片CHP3的芯片搭载部TAB5的背面BS侧的密封体MR的背面BS(MR)侧看去的俯视图。另外，如图12所示，该背面BS(MR)的相反的面为密封体MR的正面FS(MR)，被背面BS(MR)和正面FS(MR)夹着的面是侧面SS1(MR)和侧面SS2(MR)。此时，在将半导体装置SA1安装于安装基板时，密封体MR的背面BS(MR)是与安装基板的搭载了半导体装置SA1的面对置的面。

接下来，本实施方式中的半导体装置SA1具有以在-x方向上并列的方式配置的芯片搭载部TAB1、芯片搭载部TAB2、芯片搭载部TAB3和芯片搭载部TAB4。并且，在本实施方式中，在俯视时，沿 着与边S1对置的密封体MR的边S2配置多条引线LD2(第2引线群)。

芯片搭载部TAB1～TAB4分别与引线LD2电连接，与引线LD2一体地形成。该引线LD2从密封体MR的第2边(侧面)突出，在多条引线LD2中，除了与芯片搭载部TAB1～TAB4中的各个芯片搭载部一体地形成的引线LD2之外，例如还包括能够供给GND电位(接地电位)的地引线。即，图11所示的编号18～25分别构成引线LD2。特别是，编号18～20分别是地引线，编号21是与W相连接的引线LD2，编号22是与V相连接的引线LD2，编号23是与U相连接的引线LD2。另外，编号24是能够供给电源电位的引线LD2，编号25是在任何位置都不电连接的非连接引线。

另一方面，在x方向上并列的芯片搭载部TAB1～TAB4的+y方向侧，配置有芯片搭载部TAB5。并且，该芯片搭载部TAB5通过支撑引线SL来固定。并且，例如如图11所示，在俯视时，沿着密封体MR的边S1配置有多条引线LD1(第1引线群)。多条引线LD1从密封体MR的边S1突出，在图11中，设置有编号1～17所示的17条引线LD1。

根据以上所述，如图11所示，在俯视时，在x方向上并列地配置的多条引线(引线群)LD1和与多条引线LD1在y方向上间隔开并且在x方向上并列地配置的多条引线(引线群)LD2之间配置有芯片搭载部TAB5。并且，如图11所示，在俯视时，在多条引线(引线群)LD1与多条引线(引线群)LD2之间并且在芯片搭载部TAB5与多条引线(引线群)LD2之间，以在x方向上并列的方式配置有多个芯片搭载部TAB1～TAB4。

接下来，如图11所示，在芯片搭载部TAB1中，搭载了形成有对应于U相的高侧IGBT的半导体芯片CHP1(HU)、形成有对应于V相的高侧IGBT的半导体芯片CHP1(HV)以及形成有对应于W相的高侧IGBT的半导体芯片CHP1(HW)。另外，在芯片搭载部TAB1中，还搭载了分别形成有二极管的半导体芯片CHP2(HU)、半导体芯片CHP2(HV)、半导体芯片CHP2(HW)。

同样地，在芯片搭载部TAB2中，搭载了形成有对应于U相的低侧IGBT的半导体芯片CHP1(LU)以及形成有二极管的半导体芯片CHP2(LU)。另外，在芯片搭载部TAB3中，搭载了形成有对应于V相的低侧IGBT的半导体芯片CHP1(LV)以及形成有二极管的半导体芯片CHP2(LV)。进而，在芯片搭载部TAB4中，搭载了形成有对应于W相的低侧IGBT的半导体芯片CHP1(LW)以及形成有二极管的半导体芯片CHP2(LW)。

此时，6个作为IGBT芯片的半导体芯片CHP1(HU)、半导体芯片CHP1(HV)、半导体芯片CHP1(HW)、半导体芯片CHP1(LU)、半导体芯片CHP1(LV)和半导体芯片CHP1(LW)如图11所示，沿着密封体MR的边S2大致配置成一列。同样地，6个作为二极管芯片的半导体芯片CHP2(HU)、半导体芯片CHP2(HV)、半导体芯片CHP2(HW)、半导体芯片CHP2(LU)、半导体芯片CHP2(LV)和半导体芯片CHP2(LW)如图11所示，沿着密封体MR的边S2大致配置成一列。另外，各IGBT芯片的平面形状由四边形构成，其外形尺寸是例如3.0mm×3.0mm。另一方面，各二极管芯片的平面形状由四边形构成，其外形尺寸是例如2.5mm×2.5mm。

此外，如图11所示，搭载于芯片搭载部TAB1～TAB4中的各个芯片搭载部的IGBT芯片具备IGBT(功率晶体管)，具有配置有与IGBT的栅极电极电连接的栅极电极衬垫的正面。该IGBT芯片的正面能够指代与密封体MR的背面对置的面。

接下来，如图11所示，在芯片搭载部TAB5中，搭载了形成有控制IGBT的导通/截止动作(开关动作)的栅极控制电路的半导体芯片CHP3，并且在俯视时，以位于该半导体芯片CHP3的旁边的方式配置中继基板。该中继基板例如由与构成PCB(Printed Circuit Board，印刷电路板)的材料相同的材料、与半导体芯片CHP相同的材料即硅等构成，在该中继基板中，形成有多条布线。即，该中继基板能够指代形成有多条布线的布线基板。

具体地说，如图11所示，例如，存在2个中继基板，作为一个 中继基板的高侧用中继基板RB1配置于半导体芯片CHP3的右侧的位置，作为另一个中继基板的低侧用中继基板RB2配置于半导体芯片CHP3的左侧的位置。因此，在俯视时，半导体芯片CHP3配置于高侧用中继基板RB1与低侧用中继基板RB2之间。换言之，在俯视时，高侧用中继基板RB1与低侧用中继基板RB2也能够配置成夹着半导体芯片CHP3。此外，半导体芯片CHP3的平面形状由四边形构成，其外形尺寸是例如3.5mm×3.5mm。另一方面，高侧用中继基板RB1和低侧用中继基板RB2各自的平面形状由四边形构成，其外形尺寸是例如4.5mm×3.0mm。

此处，例如在高侧用中继基板RB1中，形成多条布线WL1，在低侧用中继基板RB2中，形成多条布线WL2。此时，例如如图11所示，形成于高侧用中继基板RB1的多条布线WL1的布线图案与形成于低侧用中继基板RB2的多条布线WL2的布线图案不同。但是，也能够构成为使形成于高侧用中继基板RB1的多条布线WL1的布线图案与形成于低侧用中继基板RB2的多条布线WL2的布线图案相等。

此外，搭载于芯片搭载部TAB5的半导体芯片CHP3具备控制形成于IGBT芯片的IGBT的栅极电极的栅极控制电路，具有配置有与该栅极控制电路电连接的电极衬垫的正面。该半导体芯片CHP3的正面能够指代与密封体MR的背面对置的面。

在本实施方式中的半导体装置SA1中，如图11所示，在俯视时，在将在与密封体MR的边S1和边S2交叉的方向(y方向)上延伸的假想线VL作为边界的一区域侧(右侧区域)配置有3个高侧用半导体芯片即半导体芯片CHP1(HU)、半导体芯片CHP1(HV)和半导体芯片CHP1(HW)。另一方面，如图11所示，在俯视时，在将假想线VL作为边界的另一区域侧(左侧区域)配置有3个低侧用半导体芯片即半导体芯片CHP1(LU)、半导体芯片CHP1(LV)和半导体芯片CHP1(LW)。并且，如图11所示，在俯视时，配置于芯片搭载部TAB5上的半导体芯片CHP3配置在假想线VL上。换言之，在穿过沿着密封体MR的长边(图11所示的沿着x方向延伸的 边S2)配置的6个IGBT芯片中的、从面对着的左侧起配置于第3个的IGBT芯片(半导体芯片CHP1(LU))与从面对着的左侧起配置于第4个的IGBT芯片(半导体芯片CHP1(HW))之间的沿着y方向的假想线VL上，配置半导体芯片CHP3。进而，在俯视时，在将假想线VL作为边界的一区域侧(右侧区域)配置有高侧用中继基板RB1。换言之，在穿过沿着密封体MR的长边(图11所示的沿着x方向延伸的边S2)而配置的6个IGBT芯片中的、从面对着的右侧起配置于第2个的IGBT芯片(半导体芯片CHP1(HV))的沿着y方向的假想线VL2上配置有高侧用中继基板RB1。另外，在俯视时，在将假想线VL作为边界的另一区域侧(左侧区域)配置有低侧用基板RB2。换言之，在穿过沿着密封体MR的长边(图11所示的沿着x方向延伸的边S2)而配置的6个IGBT芯片中的、从面对着的左侧起配置于第2个的IGBT芯片(半导体芯片CHP1(LV))的沿着y方向的假想线VL3上配置有低侧用中继基板RB2。

接下来，如图11所示，将半导体芯片CHP3与多条引线LD1的一部分电连接。另外，将半导体芯片CHP3与多个IGBT芯片中的各个IGBT芯片电连接。进而，将多个IGBT芯片与多条引线LD2的一部分电连接。

以下，具体说明该连接关系。在图11中，例如，与编号5～编号9对应的引线LD1和半导体芯片CHP3直接经由导线W4而电连接。另一方面，与编号2～编号4对应的引线LD1与半导体芯片CHP3经由将半导体芯片CHP3与高侧用中继基板RB1的布线WL1连接的导线W1、高侧用中继基板RB1的布线WL1以及将高侧用中继基板RB1的布线WL1与引线LD1连接的导线W3而相互电连接。进而，与编号10～编号12对应的引线LD1与半导体芯片CHP3经由将半导体芯片CHP3与低侧用中继基板RB2的布线WL2连接的导线W1、低侧用中继基板RB2的布线WL2以及将低侧用中继基板RB2的布线WL2与引线LD1连接的导线W3而相互电连接。因此，在本实施方式中，多条引线LD1中的至少1条引线LD1与半导体芯片CHP3能 够经由多条导线W1、W3和中继基板而电连接。

接下来，在图11中，半导体芯片CHP1(HW)与半导体芯片CHP3直接经由导线W5而相互电连接、并且半导体芯片CHP1(LU)与半导体芯片CHP3直接经由导线W5而相互电连接。另一方面，半导体芯片CHP1(HU)与半导体芯片CHP3经由将半导体芯片CHP3与高侧用中继基板RB1的布线WL1连接的导线W1、高侧用中继基板RB1的布线WL1以及将高侧用中继基板RB1的布线WL1与半导体芯片CHP1(HU)连接的导线W2而相互电连接。进而，半导体芯片CHP1(HV)与半导体芯片CHP3也经由将半导体芯片CHP3与高侧用中继基板RB1的布线WL1连接的导线W1、高侧用中继基板RB1的布线WL1以及将高侧用中继基板RB1的布线WL1与半导体芯片CHP1(HV)连接的导线W2而相互电连接。

与此相对地，半导体芯片CHP1(LV)与半导体芯片CHP3经由将半导体芯片CHP3与低侧用中继基板RB2的布线WL2连接的导线W1、低侧用中继基板RB2的布线WL2以及将低侧用中继基板RB2的布线WL2与半导体芯片CHP1(LV)连接的导线W2而相互电连接。进而，半导体芯片CHP1(LW)与半导体芯片CHP3也经由将半导体芯片CHP3与低侧用中继基板RB2的布线WL2连接的导线W1、低侧用中继基板RB2的布线WL2以及将低侧用中继基板RB2的布线WL2与半导体芯片CHP1(LW)连接的导线W2而相互电连接。

进一步详细地说，如图11所示，3个高侧用半导体芯片(半导体芯片CHP1(HU)、CHP1(HV)、CHP1(HW))中的至少1个高侧用半导体芯片与半导体芯片CHP3通过以下所示的2个路径而电连接。即，通过经由将半导体芯片CHP3与高侧用中继基板RB1连接的导线W1、高侧用中继基板RB1以及将高侧用中继基板RB1与高侧用半导体芯片的栅极电极衬垫连接的导线W2的路径而连接。另外，也通过经由将半导体芯片CHP3与高侧用中继基板RB1连接的导线W1、高侧用中继基板RB1以及将高侧用中继基板RB1与高 侧用半导体芯片的发射极电极衬垫连接的导线W2的其他路径而连接。

另一方面，3个低侧用半导体芯片(半导体芯片CHP1(LU)、CHP1(LV)、CHP1(LW))中的至少1个低侧用半导体芯片与半导体芯片CHP3通过以下所示的1个路径而电连接。即，经由将半导体芯片CHP3与低侧用中继基板RB2连接的导线W1、低侧用中继基板RB2以及将低侧用基板RB2与低侧用半导体芯片的栅极电极衬垫连接的导线W2而电连接。

根据以上所述，如图11所示，在本实施方式中的半导体装置SA1中，6个IGBT芯片中的至少1个IGBT芯片与半导体芯片CHP3经由多条导线W1、W2和中继基板而相互电连接。

接下来，如图11所示，在本实施方式中的半导体装置SA1中，6个IGBT芯片中的各IGBT芯片、6个二极管芯片中的各二极管芯片和引线LD2通过导线W6一体地连接。具体来说，如图11所示，半导体芯片CHP1(HU)的发射极电极衬垫、半导体芯片CHP2(HU)的阳极电极衬垫和编号23的引线LD2通过1条导线W6一体地连接，半导体芯片CHP1(HV)的发射极电极衬垫、半导体芯片CHP2(HV)的阳极电极衬垫和编号22的引线LD2通过1条导线W6一体地连接。同样地，半导体芯片CHP1(HW)的发射极电极衬垫、半导体芯片CHP2(HW)的阳极电极衬垫和编号21的引线LD2通过1条导线W6一体地连接，半导体芯片CHP1(LU)的发射极电极衬垫、半导体芯片CHP2(LU)的阳极电极衬垫和编号20的引线LD2通过1条导线W6一体地连接。另外，半导体芯片CHP1(LV)的发射极电极衬垫、半导体芯片CHP2(LV)的阳极电极衬垫和编号19的引线LD2通过1条导线W6一体地连接，半导体芯片CHP1(LW)的发射极电极衬垫、半导体芯片CHP2(LW)的阳极电极衬垫和编号18的引线LD2通过1条导线W6一体地连接。

此处，导线W1～W5分别例如由金线、铜线形成，另一方面，导线W6例如由铝线形成，导线W1～W5各自的直径比导线W6的 直径细。换言之，导线W6的直径比导线W1～W5各自的直径粗。作为具体的一个例子，导线W1～W5各自的直径是约30μm左右，导线W6的直径是约300μm左右。

接下来，图12是按图11的A-A线切断而得到的剖视图。在图12中，在由密封体MR密封了的内部，配置有芯片搭载部TAB5，在该芯片搭载部TAB5的背面BS上，经由粘接构件ADH1而搭载有半导体芯片CHP3。进而，在由密封体MR密封了的内部，配置有芯片搭载部TAB2，在该芯片搭载部TAB2的背面BS上，经由粘接构件ADH2而搭载半导体芯片CHP1(LU)和半导体芯片CHP2(LU)。此外，半导体芯片CHP2(LU)如图11和图12所示，配置于半导体芯片CHP1(LU)的旁边。

进一步地，引线LD1的一部分与引线LD2的一部分从密封体MR突出。如果具体地说明，则密封体MR具有位于芯片搭载部TAB2、TAB5的正面FS(与背面BS相反的一侧的面)侧的正面FS(MR)、与该正面FS(MR)相反的一侧的背面BS(MR)(位于芯片搭载部TAB2、TAB5的背面BS侧的面)以及位于正面FS(MR)与背面BS(MR)之间的侧面SS1(MR)、SS2(MR)。并且，引线LD1从侧面SS1(MR)突出，进而，在密封体MR的外侧，朝向密封体MR的背面BS(MR)侧地折弯。另一方面，引线LD2从与引线LD1突出的侧面SS1(MR)相反的一侧的侧面SS2(MR)突出，进而，在密封体MR的外侧，朝向密封体MR的背面BS(MR)侧地折弯。

并且，引线LD1与半导体芯片CHP3通过导线(铜导线)W4而电连接、并且半导体芯片CHP3与半导体芯片CHP1(LU)通过导线(铜导线)W5而电连接。另外，半导体芯片CHP1(LU)与半导体芯片CHP2(LU)通过导线(铝导线)W6而电连接、并且半导体芯片CHP2(LU)与引线LD2通过导线(铝导线)W6而电连接。

此处，粘接构件ADH1与粘接构件ADH2既可以由相同种类的粘接构件构成，也可以由不同种类的粘接构件构成。

通过以上所述，安装构成本实施方式中的半导体装置SA1。

<实施方式中的特征>

接下来，说明本实施方式中的特征点。本实施方式中的特征点在于多个第2电子部件中的一部分第2电子部件与第1电子部件经由将第1电子部件与基板连接的第1导线、基板以及将基板与第2电子部件连接的第2导线而电连接这一点。即，本实施方式中的特征点在于多个第2电子部件中的一部分第2电子部件与第1电子部件经由形成于中继基板的布线而电连接这一点。

具体来说，例如，如图11所示，形成有控制IGBT的导通/截止动作的控制电路的半导体芯片CHP3(第1电子部件)与多个IGBT芯片中的半导体芯片CHP1(HU)(第2电子部件)经由高侧用中继基板RB1而电连接。即，半导体芯片CHP1(HU)与半导体芯片CHP3经由导线W1、高侧用中继基板RB1和导线W2而电连接。同样地，例如，如图11所示，形成有控制IGBT的导通/截止动作的控制电路的半导体芯片CHP3与多个IGBT芯片中的半导体芯片CHP1(LW)经由低侧用中继基板RB2而电连接。即，半导体芯片CHP1(LW)与半导体芯片CHP3经由导线W1、低侧用中继基板RB2和导线W2而电连接。由此，根据本实施方式中的半导体装置SA1，能够得到以下所示的优点。

(1)例如，在图7所示的相关技术中的半导体装置SA(R)中，采用直接通过导线W连接沿着x方向排列成一列的6个IGBT芯片中的各IGBT芯片与1个半导体芯片CHP3的结构。在该结构的情况下，例如如图7所示，用于连接从半导体芯片CHP3离开的半导体芯片CHP1(HU)与半导体芯片CHP3的导线W的长度变长。这样，如果导线W的长度变长，则例如在用于形成密封体的树脂密封工序中，由于树脂的注入所产生的压力，容易发生长的导线W的导线偏移，在邻接的导线W间有可能发生短路不良。进而，导线W的长度变长意味着导线W的寄生电阻、寄生电感增加，由此，半导体装置的电气特性劣化。即，在直接通过导线W连接6个IGBT芯片中的各IGBT芯片与1个半导体芯片CHP3的相关技术所示的结构中，由 于多条导线W中的一部分导线W的长度变长，导致半导体装置SA(R)的可靠性的降低、电气特性的劣化。

与此相对地，在本实施方式中的半导体装置SA1中，例如如图11所示，在搭载有半导体芯片CHP3的芯片搭载部TAB5上并且在半导体芯片CHP3的旁边配置高侧用中继基板RB1和低侧用中继基板RB2。并且，不直接通过导线连接从半导体芯片CHP3离开的半导体芯片CHP1(HU)与半导体芯片CHP3，而是经由将半导体芯片CHP3与高侧用中继基板RB1连接的导线W1、高侧用中继基板RB1以及将高侧用中继基板RB1与半导体芯片CHP1(HU)连接的导线W2而将从半导体芯片CHP3离开的半导体芯片CHP1(HU)与半导体芯片CHP3电连接。同样地，不直接通过导线连接从半导体芯片CHP3离开的半导体芯片CHP1(LW)与半导体芯片CHP3，而是经由将半导体芯片CHP3与低侧用中继基板RB2连接的导线W1、低侧用中继基板RB2以及将低侧用中继基板RB2与半导体芯片CHP1(LW)连接的导线W2而将从半导体芯片CHP3离开的半导体芯片CHP1(LW)与半导体芯片CHP3电连接。

由此，根据本实施方式，与直接通过导线连接半导体芯片CHP3与半导体芯片CHP1(HU)的结构相比，能够使导线W1、导线W2的长度缩短。同样地，根据本实施方式，与直接通过导线连接半导体芯片CHP3与半导体芯片CHP1(LW)的结构相比，能够使导线W1、导线W2的长度缩短。其结果，根据本实施方式，能够抑制由于导线的长度变长引起的导线偏移所导致的短路不良情况、寄生电阻与寄生电感的增加。这样，根据本实施方式中的特征点，在作为控制芯片的半导体芯片CHP3与IGBT芯片的连接中，使高侧用中继基板RB1、低侧用中继基板RB2介于其间，从而能够使导线的长度缩短，所以，能够实现半导体装置SA1的可靠性提高和性能提高。

(2)进一步地，在本实施方式中，例如，不直接通过导线连接从半导体芯片CHP3离开的编号2的引线LD1与半导体芯片CHP3，而是经由将半导体芯片CHP3与高侧用中继基板RB1连接的导线 W1、高侧用中继基板RB1以及将高侧用中继基板RB1与引线LD2连接的导线W3而将从半导体芯片CHP3离开的编号2的引线LD1与半导体芯片CHP3电连接。同样地，例如，不直接通过导线连接从半导体芯片CHP3离开的编号12的引线LD1与半导体芯片CHP3，而是经由将半导体芯片CHP3与低侧用中继基板RB2连接的导线W1、低侧用中继基板RB2以及将低侧用中继基板RB2与引线LD1连接的导线W3而将从半导体芯片CHP3离开的编号12的引线LD1与半导体芯片CHP3电连接。

由此，根据本实施方式，与直接通过导线连接半导体芯片CHP3与编号2的引线LD1的结构相比，能够使导线W1、导线W3的长度缩短。同样地，根据本实施方式，与直接通过导线连接半导体芯片CHP3与编号12的引线LD1的结构相比，能够使导线W1、导线W3的长度缩短。其结果，根据本实施方式，能够抑制由于导线的长度变长引起的导线偏移所导致的短路不良情况、寄生电阻与寄生电感的增加。因此，根据本实施方式中的特征点，在作为控制芯片的半导体芯片CHP3与一部分引线LD1的连接中，使高侧用中继基板RB1、低侧用中继基板RB2介于其间，从而能够使导线的长度缩短，所以，能够实现半导体装置SA1的可靠性提高和性能提高。

这样，根据本实施方式中的特征点，不仅在半导体芯片CHP3与一部分IGBT芯片的连接中，在半导体芯片CHP3与一部分引线LD1的连接中，也使高侧用中继基板RB1、低侧用中继基板RB2介于其间。其结果，根据本实施方式，不仅能够使连接半导体芯片CHP3与一部分IGBT芯片的导线(W1、W2)的长度缩短，也能够使连接半导体芯片CHP3与一部分引线LD1的导线(W1、W3)的长度缩短。因此，出于这一点，也能够根据本实施方式来实现半导体装置SA1的可靠性提高和性能提高。

(3)特别是，在本实施方式中，在半导体芯片CHP3与一部分引线LD1的连接中，也使用高侧用中继基板RB1、低侧用中继基板RB2，从而不仅能够使导线(W1、W3)的长度缩短，还能够使引线 LD1的长度缩短。以下，说明这一点。

例如，在图7所示的相关技术中，为了使连接引线LD1与半导体芯片CHP3的导线W缩短，使引线LD1延伸直至搭载有半导体芯片CHP3的芯片搭载部TAB5的附近。在该情况下，引线LD1的长度变长。如果引线LD1的长度变长，则由于树脂密封工序中的树脂的注入压力、输送工序中的外力，引线LD1容易变形，有可能导致导线接合工序中的接合性的降低。即，引线LD1的长度变长成为导致半导体装置SA1的可靠性的降低的原因。

关于这一点，在本实施方式中，如图11所示，使搭载半导体芯片CHP3的芯片搭载部TAB5的平面尺寸变大而配置高侧用中继基板RB1、低侧用中继基板RB2，因此，在本实施方式中，与相关技术相比，无需使引线LD1的长度变长而能够在芯片搭载部TAB5的周围附近配置引线LD1。这意味着根据本实施方式，能够使引线LD1的长度缩短。其结果，根据本实施方式，能够抑制由于引线LD1的长度变长而引起的引线LD1的变形，由此，能够抑制导线接合工序中的接合性的降低。即，根据本实施方式，不仅能够使导线(W1、W2、W3)的长度缩短，还能够使引线LD1的长度缩短，从而能够提高半导体装置SA1的可靠性。

(4)例如，还考虑由大面积的布线基板来构成搭载半导体芯片CHP3的芯片搭载部TAB5自身，但在该结构的情况下，除引线框之外，还需要平面尺寸大的布线基板，导致半导体装置的制造成本的上升。与此相对地，在本实施方式中，如图11所示，以使用构成引线框的芯片搭载部TAB5作为前提，在该芯片搭载部TAB5上搭载半导体芯片CHP3，并且配置高侧用中继基板RB1和低侧用中继基板RB2。在该情况下，能够将高侧用中继基板RB1和低侧用中继基板RB2自身的尺寸减小到所需最小限度，由此，能够抑制半导体装置SA1的制造成本的上升。即，在本实施方式中，并非由大型的布线基板构成芯片搭载部TAB5自身，而是采用在芯片搭载部TAB5上将小型的高侧用中继基板RB1和低侧用中继基板RB2配置于半导体芯片CHP3的 旁边的结构。其结果，根据本实施方式，能够使高侧用中继基板RB1和低侧用中继基板RB2自身的尺寸缩小化，所以高侧用中继基板RB1和低侧用中继基板RB2的制造成本变得廉价，由此，能够抑制半导体装置SA1的制造成本的上升。

(5)进一步地，在本实施方式中，通过粘接构件来粘接芯片搭载部TAB5与半导体芯片CHP3，并且通过粘接构件来粘接芯片搭载部TAB5与高侧用中继基板RB1，通过粘接构件来粘接芯片搭载部TAB5与低侧用中继基板RB2。此时，例如能够由相同种类的粘接构件来构成将芯片搭载部TAB5与半导体芯片CHP3粘接的粘接构件以及将芯片搭载部TAB5与高侧用中继基板RB1(低侧用中继基板RB2)粘接的粘接构件。例如，作为粘接构件，能够使用焊料、银膏、绝缘膏等。在使用相同种类的粘接构件的情况下，能够使在芯片搭载部TAB上搭载半导体芯片CHP3、高侧用中继基板RB1和低侧用中继基板RB2的组装工序简化，由此，能够削减半导体装置SA1的制造成本。但是，在本实施方式中，不限于此，也能够由不同种类的粘接构件来构成将芯片搭载部TAB5与半导体芯片CHP3粘接的粘接构件以及将芯片搭载部TAB5与高侧用中继基板RB1(低侧用中继基板RB2)粘接的粘接构件。此外，根据提高半导体装置SA1的制造成本的削减效果的观点，能够将粘接芯片搭载部TAB5与高侧用中继基板RB1(低侧用中继基板RB2)的粘接构件设为与IGBT芯片、二极管芯片的粘接中使用的粘接构件相同种类的粘接构件(焊料、银膏等导电性粘接构件)，在该情况下，能够进一步地实现组装工序的简化。

(6)另外，根据本实施方式，无需变更引线框，通过形成于高侧用中继基板RB1的布线WL1的图案变更、形成于低侧用中继基板RB2的布线WL2的图案变更，能够应对向不同的引线LD1的连接变更、半导体芯片CHP3的变更、IGBT芯片的变更等。即，根据本实施方式，通过高侧用中继基板RB1、低侧用中继基板RB2的图案变更，能够灵活地应对半导体装置SA1的设计变更。这样，本实施方式中的半导体装置SA1不仅能够实现可靠性提高、性能提高，还能够提 供通用性优良的技术，在这一点上也是有用的技术思想。

(7)接下来，本实施方式中的另外的特征点在于，如图11所示，作为中继基板，分别地设置高侧用中继基板RB1和低侧用中继基板RB2这一点。例如，高侧用中继基板RB1与编号2～编号4的引线LD1电连接，但对该编号2～编号4的引线LD1施加600V左右的高电压。因此，需要确保形成于高侧用中继基板RB1的多条布线WL1间的绝缘耐压。关于这一点，在本实施方式中，分别地设置高侧用中继基板RB1与低侧用中继基板RB2，所以针对高侧用中继基板RB1，根据充分确保针对高电压的绝缘耐性的观点，能够进行专用设计。进而，如图11所示，构成高侧开关元件的2个IGBT芯片(半导体芯片CHP1(HU)、CHP1(HV))分别通过栅极用导线(W2)和发射极用导线(W2)这2条导线，与高侧用中继基板RB1电连接。因此，形成于高侧用中继基板RB1的布线WL1的条数也变多。还根据该观点，在本实施方式中，分别地设置高侧用中继基板RB1和低侧用中继基板RB2，所以针对高侧用中继基板RB1，能够使布线图案最佳化。即，在本实施方式中，考虑针对高电压的绝缘耐性和布线WL1的条数，能够使高侧用中继基板RB1的结构最佳化。

另一方面，低侧用中继基板RB2例如与被施加15V左右的低电压的引线LD1电连接。因此，低侧用中继基板RB2与高侧用中继基板RB1相比，不需要确保绝缘耐性。进而，如图11所示，构成低侧开关元件的2个IGBT芯片(半导体芯片CHP1(LV)、CHP1(LW))分别通过栅极用导线(W2)这1条导线，与低侧用中继基板RB2电连接。因此，形成于低侧用中继基板RB2的布线WL2的条数比形成于高侧用中继基板RB1的布线WL1的条数少。这样，高侧用中继基板RB1与低侧用中继基板RB2所要求的功能不同。因此，如果如本实施方式那样，采用分别地设置高侧用中继基板RB1和低侧用中继基板RB2的结构，则能够使高侧用中继基板RB1与低侧用中继基板RB2分别最佳化。例如，低侧用中继基板RB2与高侧用中继基板RB1相比不需要确保布线间的绝缘距离，并且布线的条数减少，其结果，能 够实现小型化。

(8)进而，在本实施方式中，以分别地设置高侧用中继基板RB1和低侧用中继基板RB2作为前提，如图11所示，以夹着半导体芯片CHP3的方式，配置高侧用中继基板RB1和低侧用中继基板RB2。这是由于以下所示的理由。即，在图11中，在假想线VL的右侧区域配置构成高侧开关元件的3个IGBT芯片(半导体芯片CHP1(HU)、CHP1(HV)、CHP1(HW))，在假想线VL的左侧区域配置构成低侧开关元件的3个IGBT芯片(半导体芯片CHP1(LU)、CHP1(LV)、CHP1(LW))。

如果以该结构作为前提，考虑使导线(W1、W2)的长度缩短，则期望例如在图11所示的半导体芯片CHP3的两侧配置高侧用中继基板RB1和低侧用中继基板RB2。这是由于，在假想线VL上配置半导体芯片CHP3、在假想线VL的右侧区域配置高侧用中继基板RB1、并且在假想线VL的左侧区域配置低侧用中继基板RB2的结构能够认为是能够在确保基于半导体芯片CHP3的6个IGBT芯片的控制性的同时使导线(W1、W2)的长度缩短的最自然的配置。

并且，在本实施方式中，将以夹着半导体芯片CHP3的方式配置高侧用中继基板RB1和低侧用中继基板RB2的结构作为前提，特别是为了使连接半导体芯片CHP3与高侧用中继基板RB1的导线W1缩短，对半导体芯片CHP3内的分布配置也进行钻研。即，如图11所示，在半导体芯片CHP3的高侧用中继基板RB1侧的边，配置与高侧用中继基板RB1连接的3个“浮岛构造”。由此，根据本实施方式，如图11所示，能够使半导体芯片CHP3内的3个“浮岛构造”与高侧用中继基板RB1之间的距离接近，由此，能够使连接“浮岛构造”与高侧用中继基板RB1的导线W1的长度缩短。

(9)在本实施方式中，分别地设置高侧用中继基板RB1和低侧用中继基板RB2。此时，在实现各个中继基板(高侧用中继基板RB1与低侧用中继基板RB2)的功能的最佳化的情况下，高侧用中继基板RB1的平面尺寸和布线图案与低侧用中继基板RB2的平面尺寸和布 线图案不同。但是，本实施方式中的技术思想不限于此，也能够使高侧用中继基板RB1的平面尺寸和布线图案与低侧用中继基板RB2的平面尺寸和布线图案共同化。在该情况下，例如，在低侧用中继基板RB2中，还存在不需要的布线，但通过实现高侧用中继基板RB1与低侧用中继基板RB2的共同化，得到能够削减制造成本的效果。

<实施方式中的半导体装置的制造方法>

如上所述地构成本实施方式中的半导体装置，以下，参照附图，说明其制造方法。

首先，关于本实施方式中的半导体装置的制造工序，参照流程图进行简单说明，其后，参照与各工序对应的附图进行详细说明。

图13是示出本实施方式中的半导体装置的制造工序的流程的流程图。在图13中，准备形成有集成电路的晶片，针对该晶片实施切割，从而使形成于晶片的芯片区域单片化，从晶片取得多个半导体芯片(S101)。

接下来，准备具备多个芯片搭载部和多条引线的引线框(L/F)。并且，在形成于该引线框的多个芯片搭载部上搭载IGBT芯片和二极管芯片(IGBT/FWD管芯附着)(S102)。其后，在其他芯片搭载部上搭载控制芯片(HVIC)和中继基板(HVIC/中继基板管芯附着)(S103)。

接下来，通过铝导线(Al导线)将IGBT芯片、二极管芯片与引线电连接(Al导线接合)(S104)。其后，通过铜导线(Cu导线)分别将控制芯片与引线、控制芯片与IGBT芯片、控制芯片与中继基板、中继基板与IGBT芯片电连接(Cu导线接合)(S105)。

然后，通过密封体密封IGBT芯片、二极管芯片、控制芯片、中继基板、铝导线、铜导线、引线的一部分(S106)。接下来，在从密封体露出的引线的正面形成镀膜(S107)。其后，在密封体的上表面形成标记之后，切断引线框，对从密封体露出的引线进行成形，从而取得半导体装置。(S108)。接下来，在针对该半导体装置实施电气特性检查、外观检查等测试工序之后(S109)，将在测试工序中被判 断为合格品的半导体装置捆包(S110)，对被捆包了的半导体装置进行发货(S111)。通过如上所述，能够制造本实施方式中的半导体装置。

以下，具体参照附图，说明本实施方式中的半导体装置的制造工序。

1.引线框的准备工序

首先，如图14所示，例如，准备由铜材料等构成的引线框LF。在该引线框LF中，设置有芯片搭载部TAB1～TAB5、多条引线LD1、多条引线LD2和支撑引线SL。此时，一体地形成多条引线LD2的一部分与各芯片搭载部TAB1～TAB4，多条引线LD2与引线框LF的框体连接。另外，多条引线LD1也与引线框LF的框体连接。另外，通过支撑引线SL来支撑芯片搭载部TAB5。芯片搭载部TAB1～TAB4沿着x方向配置。换言之，芯片搭载部TAB1～TAB4也能够沿着多条引线LD2排列的方向配置。并且，芯片搭载部TAB5配置于多条引线LD1与至少在x方向上并列地配置的芯片搭载部TAB1～TAB3之间。

2.管芯接合工序

接下来，如图15所示，在芯片搭载部TAB1上，例如隔着导电性粘接构件(熔点是300℃左右的高熔点焊料、银膏)，搭载形成有作为逆变器的高侧开关元件(U相、V相、W相)而发挥功能的IGBT的半导体芯片CHP1(HU)、半导体芯片CHP1(HV)、半导体芯片CHP1(HW)。同样地，在芯片搭载部TAB1上，隔着导电性粘接构件，搭载形成有二极管的半导体芯片CHP2(HU)、半导体芯片CHP2(HV)、半导体芯片CHP2(HW)。另外，在芯片搭载部TAB2上，隔着导电性粘接构件，搭载形成有作为逆变器的低侧开关元件(U相)而发挥功能的IGBT的半导体芯片CHP1(LU)，并且搭载形成有二极管的半导体芯片CHP2(LU)。同样地，在芯片搭载部TAB3上，隔着导电性粘接构件，搭载形成有作为逆变器的低侧开关元件(V相)而发挥功能的IGBT的半导体芯片CHP1(LV)，并且搭载形成 有二极管的半导体芯片CHP2(LV)。另外，在芯片搭载部TAB4上，隔着导电性粘接构件，搭载形成有作为逆变器的低侧开关元件(W相)而发挥功能的IGBT的半导体芯片CHP1(LW)，并且搭载形成有二极管的半导体芯片CHP2(LW)。

其后，如图16所示，在芯片搭载部TAB5上，隔着导电性粘接构件，搭载形成有栅极控制电路的控制芯片即半导体芯片CHP3。另外，在芯片搭载部TAB5上，隔着导电性粘接构件，还搭载高侧用中继基板RB1和低侧用中继基板RB2。此时，如图16所示，以被高侧用中继基板RB1和低侧用中继基板RB2夹着的方式，配置半导体芯片CHP3。在本实施方式中，将多条布线WL1形成于高侧用中继基板RB1，并且将多条布线WL2形成于低侧用中继基板RB2。此处，例如，如图16所示，能够将形成于高侧用中继基板RB1的多条布线WL1的图案和形成于低侧用中继基板RB2的多条布线WL2的图案设为同一图案。即，作为高侧用中继基板RB1和低侧用中继基板RB2，能够使用具有共同的布线图案的中继基板。在该情况下，作为高侧用中继基板RB1和低侧用中继基板RB2，不需要分别准备中继基板，所以，能够实现制造成本的削减。即，通过高侧用中继基板RB1和低侧用中继基板RB2的部件的共同化，能够削减半导体装置的制造成本。

进而，在本实施方式中，实现将芯片搭载部TAB1～TAB4与IGBT芯片(二极管芯片)粘接的导电性粘接构件、将芯片搭载部TAB5与半导体芯片CHP3粘接的导电性粘接构件以及将芯片搭载部TAB5与中继基板(高侧用中继基板RB1和低侧用中继基板RB2)粘接的导电性粘接构件的共同化。由此，根据本实施方式，能够实现管芯接合工序的简化，由此，能够削减半导体装置的制造成本。

3.导线接合工序

接下来，如图17所示，例如通过由铝导线构成的导线W6将IGBT芯片、二极管芯片与引线LD2电连接。具体来说，通过导线W6将半导体芯片CHP1(HU)的发射极电极衬垫、半导体芯片CHP2(HU) 的阳极电极衬垫与1条引线LD2电连接。同样地，通过导线W6将半导体芯片CHP1(HV)的发射极电极衬垫、半导体芯片CHP2(HV)的阳极电极衬垫与1条引线LD2电连接。另外，通过导线W6将半导体芯片CHP1(HW)的发射极电极衬垫、半导体芯片CHP2(HW)的阳极电极衬垫与1条引线LD2电连接。进而，通过导线W6将半导体芯片CHP1(LU)的发射极电极衬垫、半导体芯片CHP2(LU)的阳极电极衬垫与1条引线LD2电连接。同样地，通过导线W6将半导体芯片CHP1(LV)的发射极电极衬垫、半导体芯片CHP2(LV)的阳极电极衬垫与1条引线LD2电连接。另外，通过导线W6将半导体芯片CHP1(LW)的发射极电极衬垫、半导体芯片CHP2(LW)的阳极电极衬垫与1条引线LD2电连接。

接下来，如图18所示，通过由金线、铜线构成的多条导线W1将半导体芯片CHP3与高侧用中继基板RB1电连接、并且通过多条导线W1将半导体芯片CHP3与低侧用中继基板RB2电连接。

进而，通过2条导线W2(栅极用导线+发射极用导线)将高侧用中继基板RB1与半导体芯片CHP1(HU)电连接、并且通过2条导线W2(栅极用导线+发射极用导线)将高侧用中继基板RB1与半导体芯片CHP1(HV)电连接。

另外，通过2条导线W5(栅极用导线+发射极用导线)将半导体芯片CHP3与半导体芯片CHP1(HW)电连接。

进一步地，通过1条导线W5将半导体芯片CHP3与半导体芯片CHP1(LU)电连接。另外，通过1条导线W2(栅极用导线)将低侧用中继基板RB2与半导体芯片CHP1(LV)电连接、并且通过1条导线W2(栅极用导线)将低侧用中继基板RB2与半导体芯片CHP1(LW)电连接。

另外，通过多条导线W4将半导体芯片CHP3与多条引线LD1的一部分电连接、并且通过多条导线W3将高侧用中继基板RB1与多条引线LD1的一部分电连接。

这样，实施本实施方式中的导线接合工序。根据本实施方式中的 导线接合工序，通过使用高侧用中继基板RB1和低侧用中继基板RB2，能够抑制在导线W1～W5中产生长度变长的导线。即，在本实施方式中的导线接合工序中，通过将在利用1条导线的连接中导线长度变长了的部件间的连接置换成使高侧用中继基板RB1、低侧用中继基板RB2介于其间的多条导线连接，抑制产生导线长度长的导线。即，根据本实施方式，能够使导线W1～W5的所有的导线长度缩短。

4.模塑工序(密封工序)

接下来，如图19所示，通过由树脂构成的密封体MR来密封半导体芯片CHP1(HU)、CHP1(HV)、CHP1(HW)、半导体芯片CHP1(LU)、CHP1(LV)、CHP1(LW)、半导体芯片CHP2(HU)、CHP2(HV)、CHP2(HW)、半导体芯片CHP2(LU)、CHP2(LV)、CHP2(LW)。此处，通过密封体MR，还密封芯片搭载部TAB1～TAB5、导线W1～W6、多条引线LD1各自的一部分、多条引线LD2各自的一部分。

对导线W1～W6施加模塑工序中的树脂的注入压力，但在本实施方式中，导线W1～W6的导线长度变短。因此，不易发生由于树脂的注入压力引起的导线偏移，能够抑制邻接的导线间的短路不良情况。其结果，根据本实施方式中的半导体装置的制造方法，能够提高半导体装置的可靠性，并且能够提高半导体装置的制造成品率。

5.外装镀敷工序

其后，虽然未图示，切断设置于引线框LF的联结杆。并且，如图20所示，在从密封体MR露出的多条引线LD1各自的一部分的正面和多条引线LD2各自的一部分的正面形成作为导体膜的镀膜PF。

6.标记工序

接下来，如图21(a)所示，在由树脂构成的密封体MR的正面形成产品名、型号等信息(标记)。此外，作为标记的形成方法，能够使用通过印刷方式进行印字的方法、通过对密封体的正面照射激光而进行刻印的方法。

7.单片化工序+引线成形工序

其后，在切断引线LD1和引线LD2之后，如图21(b)所示，针对引线LD1和引线LD2实施折弯加工，对引线LD1和引线LD2进行成形。

然后，例如在实施电气特性检查、外观检查等测试工序之后，将被判定为合格品的半导体装置捆包而发货。通过如上所述，能够制造本实施方式中的半导体装置。

<变形例>

以上，根据其实施方式来具体说明了通过本发明者完成的发明，但本发明不限定于上述实施方式，在不脱离其主旨的范围内能够进行各种变更，这自不待言。

<<变形例1>>

图22是示出上述实施方式的变形例1中的半导体装置SA2的平面结构的俯视图。图22所示的本变形例1中的半导体装置SA2与图11所示的上述实施方式中的半导体装置SA1的结构上的不同点在于以下方面。即，在图11所示的上述实施方式中的半导体装置SA1中，在芯片搭载部TAB5的背面上，以夹着半导体芯片CHP3的方式配置高侧用中继基板RB1和低侧用中继基板RB2。与此相对地，在图22所示的本变形例1中的半导体装置SA2中，偏向芯片搭载部TAB5的左侧地配置半导体芯片CHP3，在该半导体芯片CHP3的右侧配置1个中继基板RB3。并且，该中继基板RB3具有多条布线WL3、并且通过导线W1而与作为半导体芯片CHP3的高耐压部的“浮岛构造”电连接，并且与半导体芯片CHP3的低耐压部和导线W1都电连接。进而，本变形例1中的中继基板RB3通过导线W2而与形成有构成逆变器的高侧开关元件的IGBT的半导体芯片CHP1(HU)、CHP1(HV)、CHP1(HW)电连接，并且通过导线W2还与形成有构成逆变器的低侧开关元件的IGBT的半导体芯片CHP1(LU)电连接。另一方面，在本变形例1中，中继基板RB3也通过导线W3而与多条引线LD1的一部分电连接。

在这样构成的本变形例1中的半导体装置SA2中，也用使中继 基板RB3介于其间的多条导线连接来置换在利用1条导线的连接中导线长度变长了的部件间的连接，从而能够抑制产生导线长度长的导线。因此，在本变形例1中的半导体装置SA2中，也能够得到与上述实施方式中的半导体装置SA1大致相同的效果。

但是，本变形例1中的中继基板RB3如上述实施方式中的中继基板那样，高侧用中继基板RB1与低侧用中继基板RB2不分离。因此，根据通过适于高侧用、低侧用的专用设计来实现绝缘耐性的最佳化、布线条数的最佳化的观点，更期望上述实施方式中的半导体装置SA1。另一方面，在将高侧用中继基板RB1与低侧用中继基板RB2分开的情况下，不设置无用的虚设布线而实现中继基板的共同化变得困难。关于这一点，根据本变形例1中的中继基板RB3，仅使用1种中继基板，所以，能够不设置无用的虚设布线而实现中继基板的共同化。

<<变形例2>>

在上述实施方式中，说明了作为“功率晶体管”而使用IGBT的例子，但上述实施方式中的技术思想不限于此，例如也能够应用于作为“功率晶体管”而使用功率MOSFET的结构。在功率MOSFET中，必然地形成作为寄生二极管的体二极管，该体二极管起到续流二极管的功能，所以例如如图23所示，不需要设置二极管。

<<变形例3>>

在上述实施方式中，作为半导体装置的封装体构造，例如以DIP(Dual Inline package)为例进行了说明，但上述实施方式中的技术思想不限于此，也能够应用于SOP(Small Outline Package)、SON(Small Outline Non-Leaded Package)的封装体构造。

<<变形例4>>

在上述实施方式中，作为中继基板，以具有布线的基板为例进行了说明，但上述实施方式中的技术思想不限于此，例如，作为中继基板也能够应用与在上述实施方式中说明了的引线框相同的材料。但是，在将引线框用作中继基板的情况下，为了避免与芯片搭载部TAB5 导通，优选隔着绝缘性的粘接构件(绝缘膏)地将由引线框构成的中继基板搭载在芯片搭载部TAB5上。

<<变形例5>>

上述实施方式中的半导体装置由实现逆变器的电子部件来构成，但也可以还包括实现附加功能的电子部件。

<<变形例6>>

在上述实施方式中，例如，说明了如图11所示在穿过沿着密封体MR的长边(图11所示的沿着x方向延伸的边S2)配置的6个IGBT芯片中的、从面对着的右侧起配置于第2个的IGBT芯片(半导体芯片CHP1(HV))的沿着y方向的假想线VL2上配置高侧用中继基板RB1的例子。但是，上述实施方式中的技术思想不限于此，也可以在穿过6个IGBT芯片中的、从面对着的右侧起配置于第1个的IGBT芯片(半导体芯片CHP1(HU))与从面对着的右侧起配置于第2个的IGBT芯片(半导体芯片CHP1(HV))之间的沿着y方向的假想线上配置高侧用中继基板RB1。

同样地，在上述实施方式中，例如，说明了如图11所示在穿过沿着密封体MR的长边(图11所示的沿着x方向延伸的边S2)配置的6个IGBT芯片中的、从面对着的左侧起配置于第2个的IGBT芯片(半导体芯片CHP1(LV))的沿着y方向的假想线VL3上配置低侧用中继基板RB2的例子。但是，上述实施方式中的技术思想不限于此，也可以在穿过6个IGBT芯片中的、从面对着的左侧起配置于第1个的IGBT芯片(半导体芯片CHP1(LW))与从面对着的左侧起配置于第2个的IGBT芯片(半导体芯片CHP1(LV))之间的沿着y方向的假想线上配置低侧用中继基板RB2。

<<变形例7>>

在上述实施方式中，例如，说明了如图11所示经由导线W1、高侧用中继基板RB1和导线W2将半导体芯片CHP1(HV)与半导体芯片CHP3电连接的结构例。但是，在半导体芯片CHP3的外形尺寸大、半导体芯片CHP1(HV)与半导体芯片CHP3的距离变近的情 况下，也可以直接通过导线W5将半导体芯片CHP1(HV)与半导体芯片CHP3电连接。

同样地，在上述实施方式中，例如，说明了如图11所示经由导线W1、低侧用中继基板RB2和导线W2将半导体芯片CHP1(LV)与半导体芯片CHP3电连接的结构例。但是，在半导体芯片CHP3的外形尺寸大、半导体芯片CHP1(LV)与半导体芯片CHP3的距离变近的情况下，也可以直接通过导线W5将半导体芯片CHP1(LV)与半导体芯片CHP3电连接。

<<变形例8>>

在不脱离上述实施方式中说明了的技术思想的主旨的范围内，也能够将变形例彼此组合。

上述实施方式包括以下的方式。

(附记1)

一种半导体装置的制造方法，包括以下工序：

(a)准备引线框的工序，该引线框具有在俯视时沿着第1方向配置的第1引线群、与所述第1引线群间隔开地沿着所述第1方向配置的第2引线群、配置于所述第1引线群与所述第2引线群之间的第1部件搭载部以及配置于所述第1引线群与所述第2引线群之间并且配置于所述第1部件搭载部与所述第2引线群之间的多个第2部件搭载部；

(b)在所述多个第2部件搭载部沿着所述第1方向搭载多个第2电子部件的工序；

(c)在所述第1部件搭载部搭载第1电子部件以及在俯视时配置于所述第1电子部件的旁边的基板的工序；

(d)将所述第2电子部件与所述第2引线群的一部分电连接的工序；

(e)将所述第1电子部件与所述第1引线群的一部分电连接、并且将所述第1电子部件与所述多个第2电子部件中的各个第2电子部件电连接的工序；以及

(f)通过密封体密封所述第1电子部件、所述基板和所述第2电子部件的工序，

其中，所述(e)工序包括将所述多个第2电子部件中的一部分第2电子部件与所述第1电子部件经由将所述第1电子部件与所述基板连接的第1导线、所述基板以及将所述基板与所述一部分第2电子部件连接的第2导线而电连接的工序。