半导体装置及其制造方法与流程

本公开涉及半导体领域，具体的，涉及半导体装置及其制造方法。

背景技术：

随着技术节点的不断进展，接触件(contact)的尺寸变得越来越小。对于当前主流技术节点以及未来的更小尺寸的节点，需要自对准接触件(sac，self-alignedcontact)工艺。尤其是，对于逻辑装置以及闪存装置(比如nor闪存装置)，随着所适用的技术节点尺寸的减小，需要使用sac工艺。

图1a示出了在典型的常规闪存装置10中刻蚀接触孔的截面图。闪存装置10可以包括半导体衬底100以及在衬底100上的栅极结构。栅极结构可以包括在衬底100上的栅极绝缘膜101、在栅极绝缘膜101上的电荷存储部103、在电荷存储部103上的中间电介质层(也称作栅极间电介质层)105、在中间电介质层105上的栅极107、以及在栅极107上的硬掩模109。装置10还可以包括在栅极结构两侧的间隔物111以及可选的覆盖在栅极结构以及衬底之上的掩模层113。图1b示出了在闪存装置10中刻蚀用于接触件的到有源区的接触孔的理想的情形。如图1a所示，在掩膜层113之上(或者，在其他的情况下，在栅极结构以及衬底之上)，形成层间介质层115。之后，利用形成在层间介质层115之上的图案化的掩模层117(例如，光致抗蚀剂)，进行接触孔的sac刻蚀，形成到有源区(衬底100的一部分)的接触孔119。

用于刻蚀接触孔的刻蚀工艺的刻蚀选择性(例如，可以用对于层间电介质层(例如，硅的氧化物)的刻蚀速率相对于对栅极上的硬掩模(以及另外的侧壁或侧壁间隔物，如果有的话)(其可以例如由硅 的氮化物形成)的刻蚀速率的比率来表征。在理想情况下，如图1b中所示，用于刻蚀接触孔的刻蚀工艺的刻蚀选择性被选择适合，使得硬掩模109仍保留在栅极7之上，间隔物111也保留在栅极7的侧壁上，从而使得栅极7被保护。

然而，随着工艺节点尺寸的不断缩小，刻蚀选择性的变化成为影响刻蚀的重要考虑因素。图1c和1d示例性地示出了在图1a所示的装置10在现有的sac工艺(特别是用于闪存装置的sac工艺中)中存在的问题。

当用于刻蚀接触孔的刻蚀工艺的刻蚀选择性不足时，硬掩模109将会被过量地刻蚀掉，并且侧壁间隔物111(和/或113)也会被消耗掉，使得栅极107被暴露，导致栅极和将在接触孔中形成的接触件短接，如图1c中的虚线的圆所指示的。

另一方面，当用于刻蚀接触孔的刻蚀工艺的刻蚀选择性过高时，

部分的层间电介质层115以及另外的掩模层113(如果有的话)可能仍残留在要形成的接触孔中，导致断路(开路)的风险。

而对于某些半导体装置，例如闪存装置(诸如，nor闪存装置)，由于其具有高的高宽比(aspectratio)，和/或其通孔和沟槽在一次接触孔刻蚀中形成，上述的问题更加严重。对于逻辑装置，在使用sac技术时也存在类似的问题。针对现有技术的上述问题，提出了本发明，以至少减轻或者消除上述问题。

技术实现要素：

根据一个实施例，提供了一种半导体装置的制造方法，包括：

提供衬底结构，所述衬底结构包括：

半导体衬底，所述衬底包括有源区，以及

在有源区上的彼此分离的至少一个栅极结构，所述栅极结构包括在有源区上的栅极电介质层以及在栅极电介质层上的栅极部分，所述栅极结构还包括位于栅极部分上的硬掩模；

在所述衬底结构上形成第一电介质层以覆盖所述至少一个栅极 结构以及与所述至少一个栅极结构相邻的有源区表面，其中所述硬掩模与所述第一电介质层在所述硬掩模之上的部分构成掩模部件；

在所述第一电介质层上形成第二电介质层以覆盖所述至少一个栅极结构；

在形成第二电介质层之后进行凹陷处理，以使得在所述凹陷处理后，余下的第二电介质层的上表面与余下的掩模部件的上表面的顶部齐平，并且余下的掩模部件的上表面具有中部下陷的第一凹陷；

形成第三电介质层，以覆盖所述余下的第二电介质层的上表面与所述余下的掩模部件的上表面；以及

相对于所述第一电介质层和所述余下的掩模部件选择性地对所述第三电介质层和所述第二电介质层进行刻蚀，以形成与所述至少一个栅极结构中的相应栅极结构相邻的相应开口，所述开口露出相应的栅极结构的侧壁上的第一电介质层以及与所述相应的栅极结构相邻的有源区上的第一电介质层。

在一个实施例中，所述刻蚀还使得所述余下的掩模部件的与所述相应开口相邻的部分的上部以及所述余下的掩模部件的侧壁上的第一电介质层的与所述相应开口相邻的部分的上部被刻蚀，以形成第二凹陷。

在一个实施例中，所述刻蚀使得被刻蚀后的相应掩模部件的上表面中远离所述相应开口的一侧高于其余部分，该刻蚀后的相应掩模部件的上表面中靠近所述开口的一侧低于该刻蚀后的相应掩模部件的上表面的所述第一凹陷的底部。

在一个实施例中，所述掩模部件被配置为：经所述凹陷处理后，所述掩模部件的上表面中处于第一凹陷的底部下的部分的厚度对第二介质层的与所述第一凹陷的底部处于相同水平的厚度的比例大于所述蚀刻步骤中掩模部件的材料对所述第二介质层的材料的蚀刻选择比。

在一个实施例中，所述至少一个栅极结构包括相邻的两个所述栅极结构，其中所述第一电介质层被形成为覆盖所述两个栅极结构以及所述两个栅极结构之间的有源区表面，所述形成第二电介质层包括 以第二电介质层填充所述两个栅极结构之间的空间。所述相应开口包括：在所述两个栅极结构之间且与所述两个栅极结构相邻的开口，所述开口露出所述两个栅极结构之间的第一电介质层，并且所述开口还露出所述两个栅极结构之间的有源区上的第一电介质层。

在一个实施例中，提供所述衬底结构包括：在半导体衬底上形成栅极电介质层；在栅极电介质层上形成电荷存储层；在电荷存储层上形成中间电介质层；在中间电介质层上形成第一栅极层；在第一栅极层上形成硬掩膜层；以及刻蚀所述硬掩模层、第一栅极层、中间电介质层、电荷存储层、栅极电介质层，以形成所述至少一个栅极结构。所述栅极部分可以包括在栅极电介质层上的电荷存储部、在电荷存储部上的中间电介质层、在中间电介质层上的第一栅极层。

在一个实施例中，提供所述衬底结构包括：在半导体衬底上形成栅极电介质层；在栅极电介质层上形成第二栅极层；在第二栅极层上形成硬掩膜层；以及刻蚀所述硬掩模层、第二栅极层、栅极电介质层，以形成所述至少一个栅极结构。所述栅极部分可以包括在栅极电介质层上的第二栅极层。

在一个实施例中，所述凹陷处理包括：在形成第二电介质层之后进行平坦化，以露出所述掩模部件的上表面；以及对所露出的上表面进行回刻以在该上表面中形成中部下陷的第一凹陷。

在一个实施例中，所述凹陷处理包括：利用过抛光的化学机械抛光处理。

在一个实施例中，利用图案化的掩模对所述第三电介质层和所述第二电介质层进行所述刻蚀，所述图案化的掩模使用干法或湿法扫描、纳米压印或自组装工艺形成。

在一个实施例中，所述刻蚀步骤采用基于碳氟化合物cxfy的源的干法等离子刻蚀，其中x、y是正数，其中第三电介质层和第二电介质层对硬掩模和/第一电介质层的刻蚀比为大于1且小于等于10。

在一个实施例中，所述方法还包括：去除所露出的第一电介质层的在所述有源区上的一部分，以露出所述部分下的有源区；以及形 成到所露出的有源区的接触件。

在一个实施例中，所述第一电介质层与所述硬掩模材料相同。

在一个实施例中，所述电荷存储部为浮栅或硅的氧化物-硅的氮化物-硅的氧化物的叠层结构。在一个实施例中，所述半导体装置包括闪存存储器单元，所述闪存存储器单元包括所述至少一个栅极结构中的一个。在一个实施例中，所述有源区是鳍片形式。

根据一个实施例，提供了一种半导体装置，包括：

衬底结构，所述衬底结构包括：

半导体衬底，所述衬底包括有源区，

在有源区上的彼此分离的至少一个栅极结构，所述栅极结构包括在有源区上的栅极电介质层以及在栅极电介质层上的栅极部分，所述栅极结构还包括位于栅极部分上的掩模部件；以及

在栅极结构的侧壁上的第一电介质层；

与所述至少一个栅极结构中的相应的栅极结构相邻的相应开口，所述开口露出相应的栅极结构的栅极部分的侧壁上的第一电介质层以及与所述相应的栅极结构相邻的有源区的部分的表面；

其中，所述相应的栅极结构所包括的掩模部件的上表面中形成有中部下陷的第一凹陷。

在一个实施例中，所述相应掩模部件的与所述相应开口相邻的部分的上部以及所述相应掩模部件的侧壁上的第一电介质层的与所述相应开口相邻的部分的上部形成有第二凹陷。

在一个实施例中，所述相应的栅极结构所包括的相应掩模部件的上表面中远离所述相应开口的一侧高于其余部分，该相应掩模部件的上表面中靠近所述开口的一侧低于该相应掩模部件的上表面的所述第一凹陷的底部。

在一个实施例中，所述掩模部件被配置为：所述掩模部件的上表面中处于第一凹陷底部的部分的厚度对第二介质层的与所述相应掩模部件的上表面的所述部分处于相同水平的厚度的比例大于所述蚀刻 步骤中掩模部件的材料对所述第二介质材料的蚀刻选择比。

在一个实施例中，所述至少一个栅极结构包括相邻的两个所述栅极结构，其中所述相应开口包括在所述两个栅极结构之间且与所述两个栅极结构相邻的开口，所述开口露出所述两个栅极结构之间的第一电介质层，并且所述开口露出所述两个栅极结构之间的第一电介质层之间的有源区的表面。

在一个实施例中，所述半导体装置还包括：填充在所述开口中的到所露出的有源区表面的接触件。

在一个实施例中，所述半导体装置包括闪存存储器单元，所述闪存存储器单元包括所述至少一个栅极结构中的一个。

在一个实施例中，所述有源区是鳍片形式。

在一个实施例中，所述栅极部分包括在栅极电介质层上的电荷存储部、在电荷存储部上的中间电介质层、在中间电介质层上的第一栅极层。在一个实施例中，所述电荷存储部为浮栅或硅的氧化物-硅的氮化物-硅的氧化物的叠层结构。

在一个实施例中，所述栅极部分包括在栅极电介质层上的第二栅极层。

根据一个实施例，提供了一种半导体装置的制造方法，包括：

提供衬底结构，所述衬底结构包括有源区以及在有源区上的第一层间电介质层，所述第一层间电介质层中形成有到所述有源区的分离的至少一个第一开口，所述衬底结构还包括在所述第一开口的侧壁上的间隔物以及在所述第一开口中并且在所述有源区上的栅极电介质层；

在所述衬底结构上形成金属栅极材料层以填充所述第一开口；

对所述金属栅极材料层进行回刻处理，以形成在所述第一开口中并且在所述栅极电介质层上的金属栅极；

在形成所述金属栅极之后，形成硬掩模材料层以至少填充所述第一开口；

对所述硬掩模材料层进行处理以形成在所述金属栅极上的硬掩 模，所述硬掩模的上表面中形成有中部下陷的第一凹陷，从而在所述第一开口中形成栅极结构，所述栅极结构包括在相应的第一开口中的所述栅极电介质层、所述金属栅极、所述硬掩模以及所述间隔物；

形成第二层间电介质层，以覆盖其中形成了所述硬掩模后的所述衬底结构；以及

相对于所述间隔物和所述硬掩模选择性地对所述第二层间电介质层和所述第一层间电介质层进行刻蚀，以形成与所述至少一个栅极结构中的相应栅极结构相邻的相应第二开口，所述第二开口露出相应的栅极结构的间隔物以及与所述相应的栅极结构相邻的有源区的表面。

在一个实施例中，所述刻蚀还使得所述相应的栅极结构的相应硬掩模的与所述相应第二开口相邻的部分的上部以及所述相应硬掩模的侧壁上的间隔物的与所述相应第二开口相邻的部分的上部被刻蚀，以形成第二凹陷。

在一个实施例中，所述刻蚀使得相应栅极结构的相应硬掩模的上表面中远离所述相应第二开口的一侧高于其余部分，该相应硬掩模的上表面中靠近所述相应第二开口的一侧低于该相应硬掩模的上表面的所述第一凹陷的底部。

在一个实施例中，所述硬掩模被配置为：经所述处理后，所述硬掩模的上表面中处于第一凹陷底部的部分的厚度对第一层间介质层的与所述硬掩模的上表面的所述部分处于相同水平的厚度的比例大于所述蚀刻步骤中所述硬掩模的材料对所述第一层间介质层的材料的蚀刻选择比。

在一个实施例中，所述第二开口包括：在所述两个第一开口中所形成的栅极结构之间且与所述两个栅极结构相邻的第二开口，所述第二开口露出所述两个栅极结构的与该第二开口相邻的间隔物，并且所述第二开口露出在所述两个栅极结构的与第二开口相邻的间隔物之间的有源区的表面。

在一个实施例中，所述处理步骤包括：对所述硬掩模材料层进行利用过抛光的化学机械抛光。

在一个实施例中，所述处理步骤包括：对所述硬掩模材料层进行化学机械抛光，以形成在所述金属栅极上的硬掩模层，以及对所述硬掩模层的上表面进行回刻处理，从而形成所述第一凹陷。

在一个实施例中，所述刻蚀步骤采用基于碳氟化合物cxfy的源的干法等离子刻蚀，其中x、y是正数，其中第二层间电介质层和第一层间介质层对硬掩模和/间隔物的刻蚀比为大于1且小于等于10。

在一个实施例中，所述方法还包括：形成到所露出的有源区表面的接触件。

在一个实施例中，所述间隔物的材料与所述硬掩模材料相同。在一个实施例中，所述有源区是鳍片形式。

根据一个实施例，提供了一种半导体装置，包括：

衬底结构，所述衬底结构包括有源区以及在有源区上的第一层间电介质层，所述第一层间电介质层中形成有到所述有源区的第一开口，

在所述第一开口中的栅极结构，所述栅极结构包括在所述第一开口的侧壁上的间隔物以及在间隔物之间的以下部件：在所述有源区上的栅极电介质层、在所述栅极电介质层上的金属栅极、在所述金属栅极上的硬掩模，其中所述硬掩模的上表面中形成有中部下陷的第一凹陷；

与所述至少一个第一开口中的相应的第一开口中的相应栅极结构相邻的相应第二开口，所述第二开口露出所述相应栅极结构的间隔物以及与所述相应栅极结构相邻的有源区的表面。

在一个实施例中，所述相应的栅极结构的相应硬掩模的与所述相应第二开口相邻的部分的上部以及所述相应硬掩模的侧壁上的间隔物的与所述相应开口相邻的部分的上部形成有第二凹陷。

在一个实施例中，所述相应的栅极结构的相应硬掩模的上表面中远离所述相应开口的一侧高于其余部分，该相应硬掩模的上表面中靠近所述开口的一侧低于该相应硬掩模的上表面的所述第一凹陷的底部。

在一个实施例中，所述硬掩模被配置为：所述硬掩模的上表面中处于第一凹陷底部的部分的厚度对第一层间介质层的与所述硬掩模的上表面的所述部分处于相同水平的厚度的比例大于所述蚀刻步骤中所述硬掩模的材料对所述第一层间介质层材料的蚀刻选择比。

在一个实施例中，所述至少一个第一开口包括相邻的两个所述第一开口。在一个实施例中，所述第二开口包括：在所述两个第一开口中所形成的栅极结构之间且与所述两个栅极结构相邻的第二开口，该第二开口露出所述两个栅极结构的与该第二开口相邻的间隔物，并且所述第二开口露出所述两个栅极结构的与该第二开口相邻的间隔物之间的有源区的表面。

在一个实施例中，所述半导体装置还包括：填充在所述第二开口中的到所露出的有源区表面的接触件。在一个实施例中，所述间隔物的材料与所述硬掩模材料相同。在一个实施例中，所述有源区是鳍片形式。

通过以下参照附图对本公开的示例性实施例的详细描述，本公开的其它特征、方面及其优点将会变得清楚。

附图说明

附图构成本说明书的一部分，其描述了本公开的示例性实施例，并且连同说明书一起用于解释本发明的原理，在附图中：

图1a是示出了在典型的常规闪存装置中刻蚀接触孔的截面图；

图1b是示出了在闪存装置中刻蚀用于接触件的到有源区的接触孔的理想的情形的截面图；

图1c和1d是示例性地示出了在图1a所示的装置在现有的sac工艺(特别是用于闪存装置的sac工艺中)中存在的问题的截面图；

图2是示出了根据本公开一个实施例的半导体装置的制造工艺的一些主要步骤的流程图；

图3-11是示出了根据本公开一个实施例的半导体装置的制造工 艺的一些主要步骤的截面图；

图12是示出了根据本公开另一实施例的半导体装置的截面图；

图13示出了根据本公开一个实施例的半导体装置的制造工艺的一些主要步骤的流程图；以及

图14-23是示出了根据本公开另一实施例的半导体装置的制造工艺的一些主要步骤的截面图。

应当明白，为了便于描述，附图中所示出的各个部分的尺寸并不是按照实际的比例关系绘制的。另外，为了图示清楚简明起见，在某些附图中可能对那些在之前的附图中已经标示过的元件不再标示附图标记。此外，在实施例中所使用的附图中，即使在截面中也可能省略影线，以改善图示的清楚程度。

具体实施方式

下面将参照附图来详细描述本发明的各种示例性实施例。应注意到：除非另外具体说明，否则在这些实施例中阐述的部件和步骤的相对布置、数字表达式和数值不限制本发明的范围。以下对至少一个示例性实施例的描述实际上仅仅是说明性的，决不作为对本发明及其应用或使用的任何限制。本公开的实施例的特征在需要时可以适当地自由组合。

对于相关领域普通技术人员已知的技术、方法和设备可能不作详细讨论，但在适当情况下，所述技术、方法和设备应当被视为授权说明书的一部分。

需要说明的是，在这里示出和讨论的所有示例中，任何具体值应被解释为仅仅是示例性的，而不是作为限制。因此，示例性实施例的其它示例可以具有不同的值。还应注意：相似的标号和字母在下面的附图中表示类似项，因此，一旦某一项在一个附图中被定义，则在随后的附图中不需要对其进行进一步讨论。

下面首先结合附图2以及附图3-12对本公开的一个实施例进行详细说明。

图2是示出了根据本公开一个实施例的半导体装置的制造工艺的一些主要步骤的流程图。图3-11是示出了根据本公开一个实施例的半导体装置的制造工艺的一些主要步骤的截面。

根据本公开的该实施例，如图2所示，在步骤1201，提供衬底结构。所述衬底结构可以包括：半导体衬底，所述衬底包括有源区；以及在有源区上的彼此分离的至少一个栅极结构，所述栅极结构包括在有源区上的栅极电介质层以及在栅极电介质层上的栅极部分。所述栅极结构还可以包括位于栅极部分上的硬掩模。

图3和图4a示出了形成衬底结构的一个示例。如图3所示，在包括有源区的半导体衬底200上形成栅极电介质层201；在栅极电介质层201上形成电荷存储层203；在电荷存储层203上形成中间电介质层205；在中间电介质层205上形成第一栅极层207；在第一栅极层207上形成硬掩膜层209。

这里，本领域技术人员将理解，可以采用本领域已知的或者未来开发的工艺来形成这些层，因此对于形成这些层的工艺的细节不再做详细说明。另外，应理解，对于半导体衬底200没有特别的限制，只要其包括可以作为有源区的半导体层即可；例如，其可以是体半导体衬底、soi(绝缘体上半导体)衬底等等。换而言之，附图标记200也可以用于指示半导体衬底所包含的有源区。

接着，可以例如通过对所形成的这些层进行刻蚀来形成在有源区上的至少一个栅极结构401和403，如图4所示。从而，提供了一种半导体结构，其包括：半导体衬底200，所述衬底包括有源区；以及在有源区上的至少一个栅极结构401/403。所述栅极结构401/403各自包括在有源区上的栅极电介质层201以及在栅极电介质层201上栅极部分。所述栅极部分包括在栅极电介质层201上的电荷存储部203、电荷存储部203上的中间电介质层205、中间电介质层205上的第一栅极层207。所述栅极结构还包括位于栅极部分上(具体地，在第一栅极207上)的硬掩模209。

在一些实施例中，电荷存储部203可以是浮栅，例如其可以由多 晶硅形成。而在另一实施例中，电荷存储部可以为其他形式，只要其能够在其中存储电荷即可，例如，硅的氧化物/硅的氮化物/硅的氧化物(ono)的叠层。

在一些实施例中，中间电介质层205可以由任何适当的电介质层形成，例如由硅的氧化物、硅的氮化物、或者其叠层形成。例如，在电荷存储部203为浮栅的情况下，中间电介质层205可以由硅的氧化物/硅的氮化物/硅的氧化物(ono)的叠层形成。

在一些实施例中，第一栅极/第一栅极层209可以由例如掺杂的多晶硅形成，但本发明并不限于此。例如，第一栅极/第一栅极层209可以由金属或其它导电材料形成。

在一些实施例中，硬掩模/硬掩模层209可以由例如由选自以下中的一种或多种形成：硅的氧化物、硅的氮化物、金属的氧化物。

另外，如本领域普通技术人员将容易理解的，根据本公开的半导体装置可以包括闪存存储器单元，所述闪存存储器单元包括所述至少一个栅极结构中的一个。

类似地，图4b示出了提供衬底结构的另一示例。所述衬底结构可以包括：半导体衬底200，所述衬底包括有源区；以及在有源区上的至少一个栅极结构401’/403’。所述栅极结构401’/403’各自包括有源区上的栅极电介质层201以及栅极电介质层201上的栅极部分，所述栅极部分包括在栅极电介质层201上的第二栅极层207。所述栅极结构401’/403’还分别包括位于栅极部分上(具体地，在第二栅极207上)的硬掩模209。类似地，该衬底结构可以通过如下形成：在半导体衬底上形成栅极电介质层；在栅极电介质层上形成第二栅极层；在第二栅极层上形成硬掩膜层；以及刻蚀所述硬掩模层、第二栅极层、栅极电介质层，以形成所述至少一个栅极结构。尽管后面图5至图11的说明基本基于图4a，但是其原理以及工艺过程也同样适用于图4b所示的情形。

还应理解，尽管在附图中示出了两个相邻且分离的栅极结构401和403，但本发明并不限于此，而是可以包括更多或者更少的所述栅 极结构。

接着，在步骤1203，在该衬底结构上形成第一电介质层。如图5所示，在该衬底结构上形成第一电介质层501以覆盖所述至少一个栅极结构以及与所述至少一个栅极结构相邻的有源区表面。在一些实现方式中，第一电介质层501的形成材料可以与硬掩模209的相同，例如，也由氮化硅形成。但本发明并不限于此，第一电介质层501可以采用与硬掩模209不同的材料形成，只要其相对于后面将形成的第二电介质层601(见，图6)的材料有刻蚀选择性(即，所使用的刻蚀剂对第一绝缘层的刻蚀速率大于对第一电介质层的刻蚀速率)即可。优选地，可以通过例如流式化学气相沉积(flowablecvd，fcvd)利用氮化硅来形成第一电介质层501。

将理解，在相邻且分离的两个所述栅极结构401和403的情况下，第一电介质层501可以被形成为覆盖所述两个栅极结构401和403以及与所述两个栅极结构之间的有源区200的表面。

这里，可以将各栅极部分上的硬掩模209和其上的第一电介质层501的部分共同视为一个掩模部件(见，图6的603)。

接着，在步骤1205，在第一电介质层上形成第二电介质层。如图6所示，在第一电介质层501上形成第二电介质层601，以覆盖所述至少一个栅极结构。换而言之，第二电介质层601被形成为其厚度大于栅极结构的高度。第二电介质层601可以由例如硅的氧化物形成。这里，为了图示清楚简明起见，对那些在之前的附图中已经标示过的元件不再标示附图标记，并且省略了对其详细说明。在后续将说明的图中也是如此。在一些实施例中，第二电介质层601可以填充两个栅极结构401和403之间的空间。

如前所述的，各栅极部分上的硬掩模209和其上的第一电介质层501的部分被共同视为一个掩模部件603，在图6-图12中其被以与硬掩模209相同的图案填充。

之后，在步骤1207，进行凹陷处理。所述凹陷处理用于去除所述第二电介质层的上部部分或者所述第二电介质层的上部部分和所述 掩模部件的上部部分。从而，在所述凹陷处理后，余下的第二电介质层的上表面与余下的掩模部件的上表面的顶部齐平，并且在余下的掩模部件的上表面具有中部下陷的第一凹陷。应理解，在此所使用的术语“齐平”意指基本齐平，其包括在本领域中公知的可接受的误差范围或者工艺所不可避免的误差范围内的齐平。

在一个实现方式中，所述凹陷处理可以包括：在步骤12071，如图7所示，在形成第二电介质层601之后进行平坦化，以露出掩模部件603的上表面(例如，第一电介质层501的上表面或者所述至少一个栅极结构的各硬掩模层209的上表面)。应理解，如前面所说明的，并且如后面将进一步说明的，就相对于第二电介质层601的刻蚀或者刻蚀选择性而言，第一电介质层501和硬掩模209可以被视为共同构成部件(以附图标记603指示)。因此，作为示例，所形成的该第一凹陷可以被配置为例如：仅在第一电介质层501中，仅在硬掩模209中(此时，第一电介质层501被去除)，或者，在第一电介质层501中并且延伸到硬掩模209中。实际上，在某些实施例中，如前所述的，第一电介质层501和硬掩模209可以由相同的材料形成，因此在点上也可以将这二者视为共同构成一个整体。

换而言之，所述平坦化使得平坦化后的掩模部件的上表面露出，并且该平坦化可以(也可以不)使得掩模部件的一部分(上部)被去除。

接着，在步骤12073，如图8所示，对所露出的掩模部件的上表面(也即，上述掩模部件在经所述平坦化后所露出的上表面)进行回刻以在该上表面中形成中部下陷的第一凹陷801。在一种示例性的实现方式中，可以通过利用含氟的工艺气体(包括但不限于下列中的一种或多种：chf3,ch2f2,ch3f)的等离子回刻蚀，对所述第一电介质层的上表面或者所述至少一个栅极结构的各硬掩模层的上表面进行处理，从而形成所述第一凹陷。

在另一实现方式中，所述凹陷处理可以包括：在形成第二电介质层601之后，在步骤12075，进行利用过抛光的化学机械抛光(cmp) 处理，从而使得在所述凹陷处理后，余下的第二电介质层601的上表面与余下的掩模部件603的上表面的顶部齐平，并且在余下的掩模部件的上表面具有中部下陷的第一凹陷。

换而言之，在掩模部件中，在其上表面中的与待形成的开口(1003，见图10)相邻的端部处，形成得比该上表面的中部处厚。然而本发明不限于此。另外，应理解，图8中所示的第一凹陷仅仅是示例性的，本发明的实施例并不限于附图所示的示例。

之后，在步骤1209，形成第三电介质层，以覆盖所述余下的第二电介质层的上表面与所述余下的掩模部件的上表面。如图9所示，形成第三电介质层901，以覆盖所述余下的第二电介质层的上表面与所述余下的掩模部件的上表面。对于用于形成第三电介质层901的材料和工艺没有特别的限制。例如，在一些实现方式中，第三电介质层901可以通过旋涂的电介质层通过旋涂工艺形成。而在另一些实现方式中，第三电介质层901可以通过常规的化学气相沉积(cvd)工艺以硅的氧化物形成。并且应理解，本发明不限于此。

之后，在步骤s1211，至少相对于所述第一电介质层501选择性地，优选地，相对于所述第一电介质层和所述余下的掩模部件(相当于，相对于所述第一电介质层和所述硬掩模选择性地)，对所述第三电介质层901和所述第二电介质层601进行刻蚀，以形成与所述至少一个栅极结构中的相应栅极结构相邻的相应开口，如图10所示。该开口露出相应的栅极结构的侧壁上的第一电介质层以及与所述相应的栅极结构相邻的有源区上的第一电介质层。

在包括两个栅极结构的实施例中，所形成的开口包括：在所述两个栅极结构之间且与所述两个栅极结构相邻的开口1003。所述开口1003露出所述两个栅极结构之间的第一电介质层501，并且所述开口露出所述两个栅极结构之间的有源区上的第一电介质层501。

在一些实施例中，所述刻蚀可以利用图案化的掩模(例如，光致抗蚀剂)1001来进行。例如，可以在图9所示的结构上形成用于光刻的功能层，例如但不限于底部抗反射涂层(barc:bottomanti- reflectcoating)、非晶碳(ac)、和/或电介质抗反射涂层(darc:dielectricanti-reflectcoating)，之后在所述功能层上形成光致抗蚀剂，并进行图案化(例如，曝光和显影)。本发明并不限于此，例如，所述图案化的掩模1001可以通过干法或湿法扫描、纳米压印或自组装工艺形成。在一些实现方式中，所述图案化的掩模中用于形成所述相应开口的特征(例如，图案化掩模中的开口)的尺寸(如，横向尺寸)大于所述相应开口1003的对应尺寸。在对所述第三电介质层和所述第二电介质层进行刻蚀之后，可以去除所述光致抗蚀剂以及所述功能膜。

这里，可以采用基于碳氟化合物(cxfy，其中x、y是正数)的源的干法等离子刻蚀，并配置使得：第三电介质层和第二电介质层对硬掩模和/或第一电介质层的刻蚀比(也即，对第三电介质层和第二电介质层的刻蚀速率与对硬掩模和/或第一电介质层的刻蚀速率之比)大于1，优选为大于1且小于等于10，更优选为3至10，更优选为5至10。

在一些实施例中，例如，如图10所示，所述刻蚀使得被刻蚀后的相应掩模部件603的上表面中远离所述相应开口的一侧高于其余部分，该相应掩模部件的上表面中靠近所述开口的一侧低于所述被刻蚀后的相应掩模部件603的上表面的所述第一凹陷的底部。

在一些实施方式中，所述刻蚀还使得所述余下的掩模部件603的与所述相应开口相邻的部分的上部以及所述余下的掩模部件503的侧壁上的第一电介质层501的与所述相应开口相邻的部分的上部被刻蚀，从而形成第二凹陷1005。换而言之，所述相应掩模部件的与所述相应开口相邻的部分的上部以及所述相应掩模部件的侧壁上的第一电介质层的与所述相应开口相邻的部分的上部形成有第二凹陷。

这里，优选地，经所述凹陷处理后，掩模部件的上表面中处于第一凹陷底部的部分的厚度对第二介质层的与所述掩模部件的上表面的所述部分处于相同水平的厚度的比例可以大于所述蚀刻步骤中掩模部件的材料对所述第二介质层的材料的蚀刻选择比。本领域技术人员应 理解，上述配置并非是本发明所必须的，取决于所采用的材料、掩模开口的大小、各材料层的厚度等等，不同的实施例可以不需要这样的配置。

接着，如图11所示，可以去除所露出的第一电介质层501的在所述有源区上的一部分，以露出所述部分下的有源区；以及形成到所露出的有源区的接触件1101。可以通过例如常规的间隔物形成工艺来进行所述去除。在某些实现方式中，可以采用基于碳氟化合物(cxfy，其中x、y是正数)的源的干法等离子刻蚀，配置使得：第一电介质层对衬底(有源区，其材料例如为硅)的刻蚀比(也即，对第一电介质层的刻蚀速率与对衬底的刻蚀速率之比)大于1，优选为大于1且小于等于10，更优选为3至10，更优选为5至10。可以采用相关领域中已知的或者将来开发的材料和工艺来形成接触件1101，因此对于其细节将不详细说明。

在某些实施例中，所述有源区可以是体半导体形式，例如，其可以由体半导体衬底或者绝缘体上半导体(soi)衬底形成。而在其他的一些实施例中，所述有源区可以是鳍片形式；在这种情况下例如，图4a至图11可以是沿着鳍片纵向的截面图。

根据本公开的实施例，在形成到有源区的接触孔后，硬掩模209以及第一电介质层501仍保留以较好的廓形覆盖第一栅极207。

根据本公开的实施例，可以至少减轻或者消除现有技术中的问题，保护栅极结构的损伤，避免形成接触件与栅极结构的不期望的短接，和/或避免接触件与有源区的断路(开路)。还改善了工艺过程中的器件结构的廓形(profile)，有利于提高可靠性和成品率。

应理解，上面的图中示出了包括相邻且分离的两个所述栅极结构的情况，其中所述第一电介质层被形成为覆盖所述两个栅极结构以及所述两个栅极结构之间的有源区表面。相应地，所述形成第二电介质层包括以第二电介质层填充所述两个栅极结构之间的空间。相应地，所述开口包括：在所述两个栅极结构之间且与所述两个栅极结构相邻的开口。该开口露出所述两个栅极结构之间的第一电介质层，并且所 述开口还露出所述两个栅极结构之间的有源区上的第一电介质层。但本发明并不限于此，而是，可以包括一个或多个前述栅极结构。在这种情况下，可以同样地实现本发明的效果。

图12是示例性示出了根据本公开另一实施例的半导体装置的截面图。图12所示的半导体装置与图11中的基本相同，不同之处在于图11中的右侧的用于闪存装置的栅极结构403被一用于正常的mos晶体管(例如，作为逻辑器件)的栅极结构1203取代。栅极结构1203包括形成在有源区200上的栅极电介质层201、形成在栅极电介质层201上的栅极207、以及形成在栅极207上的硬掩模209。应理解，图12中所示的栅极电介质层201、栅极207以及硬掩模209可以由与前面的图4-11中所示的栅极电介质层201、栅极207以及硬掩模209相同的层对应形成。同样地，第一电介质501被形成为覆盖该栅极结构1203。从图12中可以容易地看出，由于逻辑器件的栅极结构1203要比存储器件(闪存器件)的栅极结构401要薄，因此在接触件1201所对应的开口中，在逻辑器件一侧，栅极与接触件接通(短路)的风险相比闪存器件要小，不需要特别考量；而在闪存器件一侧，同样可以根据本发明降低栅极与接触件接通(短路)的风险以及接触件与有源区开路的风险。对于例如在开口的右侧不存在任何栅极结构的情况也是类似如此。

至此，应理解，本公开还提供了一种半导体装置，其包括衬底结构。所述衬底结构包括：半导体衬底，所述衬底包括有源区；在有源区上的彼此分离的至少一个栅极结构。所述栅极结构包括在有源区上的栅极电介质层以及在栅极电介质层上的栅极部分。所述栅极结构还包括位于栅极部分上的掩模部件。所述衬底结构还包括在栅极结构的侧壁上的第一电介质层。所述半导体装置还包括与所述至少一个栅极结构中的相应的栅极结构相邻的相应开口。所述开口露出相应的栅极结构的栅极部分的侧壁上的第一电介质层以及与所述相应的栅极结构相邻的有源区的部分的表面。所述相应的栅极结构所包括的掩模部 件的上表面中形成有中部下陷的第一凹陷。

在一个实现方式中，所述相应掩模部件的与所述相应开口相邻的部分的上部以及所述相应掩模部件的侧壁上的第一电介质层的与所述相应开口相邻的部分的上部形成有第二凹陷。

在一个实现方式中，所述相应的栅极结构所包括的相应掩模部件的上表面中远离所述相应开口的一侧高于其余部分，该相应掩模部件的上表面中靠近所述开口的一侧低于该相应掩模部件的上表面的所述第一凹陷的底部。

在一个实现方式中，所述至少一个栅极结构包括相邻的两个所述栅极结构。所述相应开口包括在所述两个栅极结构之间且与所述两个栅极结构相邻的开口，所述开口露出所述两个栅极结构之间的第一电介质层，并且所述开口露出所述两个栅极结构之间的第一电介质层之间的有源区的表面。

在一个实现方式中，所述掩模部件被配置为：所述掩模部件的上表面中处于第一凹陷底部的部分的厚度对第二介质层的与所述相应掩模部件的上表面的所述部分处于相同水平的厚度的比例大于所述蚀刻步骤中掩模部件的材料对所述第二介质材料的蚀刻选择比。

在一个实现方式中，所述的半导体装置还包括：填充在所述开口中的到所露出的有源区表面的接触件。

在一个实现方式中，所述电荷存储部为浮栅或硅的氧化物-硅的氮化物-硅的氧化物的叠层结构。在一个实现方式中，所述中间电介质层为硅的氧化物-硅的氮化物-硅的氧化物的叠层结构。

在一个实现方式中，所述半导体装置包括闪存存储器单元，所述闪存存储器单元包括所述至少一个栅极结构中的一个。

在一个实现方式中，所述硬掩膜层由选自以下中的一种或多种形成：硅的氧化物、硅的氮化物、金属的氧化物。

在一个实现方式中，所述有源区具有鳍片形式。

在一个实现方式中，所述栅极部分包括在栅极电介质层上的电荷存储部、在电荷存储部上的中间电介质层、在中间电介质层上的第一 栅极层。在一个实现方式中，所述电荷存储部为浮栅或硅的氧化物-硅的氮化物-硅的氧化物的叠层结构。

在一个实现方式中，所述栅极部分包括在栅极电介质层上的第二栅极层。

类似地，根据本公开的实施例，可以至少减轻或者消除现有技术中的问题，保护栅极结构的损伤，避免形成接触件与栅极结构的不期望的短接，提高可靠性和成品率，改善工艺过程中的器件廓形，和/或避免接触件与有源区的断路(开路)。

下面参考附图13-23对本公开的一个实施例进行详细说明。

图13示出了根据本公开一个实施例的半导体装置的制造工艺的一些主要步骤的流程图。图14-23是示出了根据本公开另一实施例的半导体装置的制造工艺的一些主要步骤的截面图。

根据本公开的该实施例，如图13所示，在步骤1301，提供衬底结构。所述衬底结构可以包括有源区以及在有源区上的第一层间电介质层，所述第一层间电介质层中形成有到所述有源区的分离的至少一个第一开口。所述衬底结构还包括在所述第一开口的侧壁上的间隔物以及在所述第一开口中并且在所述有源区上的栅极电介质层。

如图14所示，所述衬底结构可以包括：有源区200以及在有源区200上的第一层间电介质层601，所述第一层间电介质层601中形成有到所述有源区的至少一个第一开口1401/1403。所述衬底结构还包括在所述第一开口1401/1403的侧壁上的间隔物501以及在所述第一开口中并且在所述有源区上的栅极电介质层201。在一些实现方式中，所述至少一个第一开口包括相邻且分离的两个所述第一开口1401和1403。

这里，本领域技术人员将理解，可以采用本领域已知的或者未来开发的工艺来形成这些层，因此对于形成这些层的工艺的细节不再做详细说明。另外，应理解，对于半导体衬底200没有特别的限制，只要其包括可以作为有源区的半导体层即可；例如，其可以是体硅衬底、 soi(绝缘体上半导体)衬底等等。换而言之，附图标记200也可以用于指示半导体衬底。在一些实施例中，有源区可以是鳍片形式。

接着，在步骤1303，如图15所示，在所述衬底结构上形成金属栅极材料层1501以填充所述第一开口1401/1403。在一些实现方式中，可以通过例如溅射或者沉积(例如，化学气相沉积(cvd))方法来形成该金属栅极材料层1501。金属栅极材料层可以由例如钨等金属形成。金属栅极材料层还可以包括其他功能层，例如，粘附层、阻挡层和/或功函数调节层等。

接着，在步骤1305，如图16所示，对所述金属栅极材料层1501进行回刻处理，以形成在所述第一开口1401/1403中并且在所述栅极电介质层上201的金属栅极203。

接着，在步骤1307，如图17所示，在形成所述金属栅极之后，形成硬掩模材料层1701以至少填充所述第一开口。在一个示例中，所述硬掩模材料层可以由例如氮化硅形成。在一些实施例中，间隔物的材料可以与硬掩模材料相同。

之后，在步骤1309，对所述硬掩模材料层1701进行处理以形成在所述金属栅极上的硬掩模701。所述硬掩模701的上表面中形成有中部下陷的第一凹陷801。从而，在所述第一开口中形成栅极结构，所述栅极结构包括在相应的第一开口中的所述栅极电介质层201、所述金属栅极203、所述硬掩模701以及所述间隔物501。

在一个实现方式中，所述处理可以包括：如图18所示，在形成硬掩模材料层1701之后进行平坦化，以露出第一层间电介质层601的上表面。该平坦化使得第一层间电介质层601的上表面与余下的硬掩模材料层(硬掩模701)的上表面齐平。接着，对硬掩模701的上表面进行回刻以在该上表面中形成中部下陷的第一凹陷801。在一种示例性的实现方式中，可以通过利用含氟的工艺气体(包括但不限于下列中的一种或多种：chf3,ch2f2,ch3f)的等离子回刻，对所述硬掩模的上表面进行处理，从而形成所述第一凹陷。

在另一实现方式中，所述处理可以包括：在形成硬掩模材料层 1701之后，进行利用过抛光的化学机械抛光(cmp)处理，从而使得在所述凹陷处理后，余下的硬掩模材料层(即，硬掩模701)的上表面与层间电介质层601的上表面齐平，并且在硬掩模701的上表面有中部下陷的第一凹陷801，如图19所示。

应理解，图19中所示的第一凹陷仅仅是示例性的，本发明的实施例并不限于附图所示的示例。

之后，在步骤1311，如图20所示，形成第二层间电介质层2001，以覆盖其中形成了所述硬掩模后的所述衬底结构。对于用于形成第二层间电介质层2001的材料和工艺没有特别的限制。例如，在一些实现方式中，第二层间电介质层2001可以通过旋涂的电介质层通过旋涂工艺形成。而在另一些实现方式中，第二层间电介质层2001可以通过常规的化学气相沉积(cvd)工艺以硅的氧化物形成。并且应理解，本发明不限于此。

之后，在步骤1313，如图21所示，至少相对于所述间隔物501，优选地，相对于所述间隔物501和所述硬掩模701，选择性地对所述第二层间电介质层2001和所述第一层间电介质层601进行刻蚀，以形成与所述至少一个栅极结构中的相应栅极结构相邻的相应第二开口2101。该开口2101露出相应的栅极结构的间隔物501以及与所述相应的栅极结构相邻的有源区的表面。

在包括相邻的两个第一开口(从而包括相邻的两个相应栅极结构)的实施例中，所形成的第二开口包括：在所述两个第一开口1401和1403中所形成的相应的两个栅极结构之间的且与所述两个栅极结构相邻的第二开口2101。所述第二开口露出所述两个栅极结构的与该第二开口相邻的间隔物501，并且所述第二开口露出在所述两个栅极结构的与相应第二开口相邻的间隔物之间的有源区的表面。

在一些实施例中，所述刻蚀可以利用图案化的掩模(例如，光致抗蚀剂)2103来进行。例如，可以在图20所示的结构上形成用于光刻的功能层，例如但不限于底部抗反射涂层(barc:bottomanti-reflectcoating)、非晶碳(ac)、和/或电介质抗反射涂层(darc: dielectricanti-reflectcoating)，之后在所述功能层上形成光致抗蚀剂，并进行图案化(例如，曝光和显影)。本发明并不限于此，例如，所述图案化的掩模2103可以通过干法或湿法扫描、纳米压印或自组装工艺形成。在一些实现方式中，所述图案化的掩模中用于形成所述相应开口的特征(例如，图案化掩模中的开口)的尺寸(如，横向尺寸)大于所述相应第二开口2101的对应尺寸。在对所述第二层间电介质层2001和所述第一层间电介质层601进行刻蚀之后，可以去除所述图案化的掩模以及所述功能膜。

这里，可以采用基于碳氟化合物(cxfy，其中x、y是正数)的源的干法等离子刻蚀，并配置使得：第二层间电介质层和第一层间电介质层对硬掩模和/间隔物的刻蚀比(也即，对第二层间电介质层和第一层间电介质层的刻蚀速率与对硬掩模和/间隔物的刻蚀速率之比)大于1，优选为大于1且小于等于10，更优选为3至10，更优选为5至10。

所述刻蚀还使得所述相应的栅极结构的相应硬掩模的与所述相应第二开口相邻的部分的上部以及所述相应硬掩模的侧壁上的间隔物的与所述相应第二开口相邻的部分的上部被刻蚀，以形成第二凹陷2105。

在一些实施例中，例如，如图21所示，所述刻蚀使得相应栅极结构的该相应硬掩模701的上表面中远离所述相应第二开口的一侧高于其余部分，该相应硬掩模的上表面中靠近所述相应第二开口的一侧低于该相应硬掩模的上表面的所述第一凹陷的底部。

这里，优选地，经所述处理后，相应硬掩模的上表面中处于第一凹陷底部的部分的厚度对第一层间介质层的与所述相应硬掩模的上表面的所述部分处于相同水平的厚度的比例大于所述蚀刻步骤中硬掩模的材料对所述第一层间介质层的材料的蚀刻选择比。本领域技术人员应理解，上述配置并非是本发明所必须的，取决于所采用的材料、掩模开口的大小、各材料层的厚度等等，不同的实施例可以不需要这样的配置。

根据本发明，在所述蚀刻之后，硬掩模701以及间隔物501仍保留以较好的廓形覆盖第一栅极207。

接着，如图22所示，可以形成到所露出的有源区表面的接触件2201。可以采用相关领域中已知的或者将来开发的材料和工艺来形成接触件1101，因此对于其细节将不详细说明。

在某些实施例中，所述有源区可以是鳍片形式。在这种情况下，例如，图14至图23可以是沿着鳍片纵向的截面图。

根据本公开的实施例，可以至少减轻或者消除现有技术中的问题，保护栅极结构的损伤，避免形成接触件与栅极结构的不期望的短接，提高可靠性和成品率，改善工艺过程中的器件廓形，和/或避免接触件与有源区的断路(开路)。

至此，还应理解，本公开还提供了一种半导体装置，包括：

衬底结构，所述衬底结构包括有源区以及在有源区上的第一层间电介质层，所述第一层间电介质层中形成有到所述有源区的第一开口，

在所述第一开口中的栅极结构，所述栅极结构包括在所述第一开口的侧壁上的间隔物以及在在间隔物之间的以下部件：在所述有源区上的栅极电介质层、在所述栅极电介质层上的金属栅极、在所述金属栅极上的硬掩模，其中所述硬掩模的上表面中形成有中部下陷的第一凹陷；

与所述至少一个第一开口中的相应的第一开口中的相应栅极结构相邻的相应第二开口，所述第二开口露出所述相应栅极结构的间隔物以及与所述相应栅极结构相邻的有源区的表面。

在一个实现方式中，所述相应的栅极结构的相应硬掩模的与所述相应第二开口相邻的部分的上部以及所述相应硬掩模的侧壁上的间隔物的与所述相应开口相邻的部分的上部相遇偶有第二凹陷。

在一个实现方式中，所述相应的栅极结构的相应硬掩模的上表面中远离所述相应开口的一侧高于其余部分，该相应硬掩模的上表面中 靠近所述开口的一侧低于该相应硬掩模的上表面的所述第一凹陷的底部。

在一个实现方式中，所述至少一个第一开口包括相邻的两个所述第一开口。所述第二开口包括：在所述两个第一开口中所形成的栅极结构之间且与所述两个栅极结构相邻的第二开口，该第二开口露出所述两个栅极结构的与该第二开口相邻的间隔物，并且所述相应第二开口露出所述两个栅极结构的与该第二开口相邻的间隔物之间的有源区的表面。

在一个实现方式中，所述硬掩模被配置为：所述硬掩模的上表面中处于第一凹陷底部的部分的厚度对第一层间介质层的与所述硬掩模的上表面的所述部分处于相同水平的厚度的比例大于所述蚀刻步骤中所述硬掩模的材料对所述第一层间电介质层材料的蚀刻选择比。

在一个实现方式中，所述的半导体装置还包括：填充在所述第二开口中的到所露出的有源区表面的接触件。

在一个实现方式中，所述硬掩膜层由选自以下中的一种或多种形成：硅的氧化物、硅的氮化物、金属的氧化物。在一个实现方式中，所述间隔物的材料与所述硬掩模材料相同。

在一个实现方式中，所述有源区具有鳍片形式。

类似地，根据本公开的实施例，可以至少减轻或者消除现有技术中的问题，保护栅极结构的损伤，避免形成接触件与栅极结构的不期望的短接，提高可靠性和成品率，改善工艺过程中的器件廓形，和/或避免接触件与有源区的断路(开路)，等等。

以上参考附图描述了本发明的实施例。然而，应当理解，这些实施例仅是示例性，而不是对本申请权利要求的限制。这些实施例可以自由地进行组合，而不超出本发明的范围。另外，本领域技术人员根据本发明的教导可以对本发明的实施例和细节等进行多种修改，而不偏离本发明的范围。因此，所有的这些修改都被包括在下面的权利要求所限定的本发明的精神和范围内。