包括鳍结构的半导体器件及其制造方法与流程

本发明涉及半导体集成电路，更具体地，涉及具有鳍结构的半导体器件及其制造工艺。

背景技术：

随着半导体工业在追求更高的器件密度、更高的性能和更低的成本的过程中进入纳米技术工艺节点，来自制造和设计问题的挑战已经引起诸如鳍式场效应晶体管(FinFET)的三维设计的发展。FinFET器件通常包括具有高高宽比的半导体鳍，并且在半导体鳍中形成半导体晶体管器件的沟道和源极/漏极区。利用沟道和源极/漏极区的增大的表面面积的优势，在鳍器件上方以及沿着鳍器件的侧面(例如，包裹)形成栅极以产生更快、更可靠和更易控制的半导体晶体管器件。在FinFET器件中，鳍结构的上部用作沟道，而鳍结构的下部用作阱。在一些FinFET中，鳍结构可以包括将适当的应力提供至沟道层的缓冲层以增强沟道层中的载流子迁移率。

技术实现要素：

本发明的实施例提供了一种用于制造半导体器件的方法，包括：在衬底上方形成缓冲结构，所述缓冲结构具有鳍状并且沿着第一方向延伸，所述缓冲结构具有与所述衬底不同的晶格常数；以及在形成鳍状缓冲结构之后，在所述鳍状缓冲结构的上表面上方形成鳍结构，其中，沿着与所述第一方向垂直的第二方向的所述缓冲结构的宽度大于沿着所述第二方向在所述缓冲结构和所述鳍结构之间的界面处测量的所述鳍结构的宽度，所述缓冲结构的上表面在所述界面处与所述鳍结构的底部接触。

本发明的另一实施例提供了一种用于制造半导体器件的方法，包括：在衬底上方形成多个缓冲结构，所述缓冲结构具有鳍状且沿着第一方向延 伸，并且布置为在与所述第一方向交叉的第二方向上彼此平行，所述缓冲结构具有与所述衬底不同的晶格常数；以及在形成鳍状缓冲结构之后，在相应的一个所述鳍状缓冲结构的上表面上方形成鳍结构。

本发明的又一实施例提供了一种半导体FET器件，包括：缓冲结构，具有鳍状并且设置在衬底上方，所述缓冲结构沿着第一方向延伸；以及鳍结构，包括设置在所述缓冲结构上的FET器件的沟道区，并且所述鳍结构沿着所述第一方向延伸；其中，沿着与所述第一方向垂直的第二方向的所述缓冲结构的宽度大于沿着所述第二方向在所述缓冲结构和所述鳍结构之间的界面处测量的所述鳍结构的宽度，所述缓冲结构的上表面在所述界面处与所述鳍结构的底部接触。

附图说明

当结合附图进行阅读时，从以下详细描述可最佳理解本发明的各方面。应该强调，根据工业中的标准实践，各个部件未按比例绘制并且仅用于说明的目的。实际上，为了清楚的讨论，各个部件的尺寸可以任意地增大或减小。

图1A是根据本发明的一个实施例的具有鳍结构的半导体FET器件(FinFET)的示例性立体图。图1B至图1D是根据本发明的一些实施例的FinFET器件的示例性平面图。

图2至图13示出了根据本发明的一个实施例的用于制造FinFET器件的示例性顺序工艺。

图14至图26示出了根据本发明的另一实施例的用于制造FinFET器件的示例性顺序工艺。

具体实施方式

应该理解，以下公开内容提供了许多用于实现本发明的不同特征的不同实施例或实例。下面描述了组件和布置的具体实例以简化本发明。当然，这些仅仅是实例，而不旨在限制本发明。例如，元件的尺寸不限于公开的范围或值，而是可以取决于工艺条件和/或器件的期望性质。此外，在以下 描述中，在第二部件上方或者上形成第一部件可以包括第一部件和第二部件直接接触形成的实施例，并且也可以包括在第一部件和第二部件之间可以形成额外的部件，从而使得第一部件和第二部件可以不直接接触的实施例。为了简化和清楚，可以以不同的比例任意地绘制各个部件。

而且，为便于描述，在此可以使用诸如“在…之下”、“在…下方”、“下部”、“在…之上”、“上部”等的空间相对术语，以描述如图所示的一个元件或部件与另一个(或另一些)元件或部件的关系。除了图中所示的方位外，空间相对术语旨在包括器件在使用或操作中的不同方位。装置可以以其他方式定向(旋转90度或在其他方位上)，而本文使用的空间相对描述符可以同样地作出相应的解释。此外，术语“由…制成”可以意指“包括”或“由…组成”。

图1A是根据本发明的一个实施例的具有形成在缓冲结构上方的鳍结构的半导体FET器件(FinFET)的示例性立体图。在这些图中，为了简化，省略了一些层/部件。

FinFET器件1包括衬底2、用作缓冲结构3的第一外延层、设置在缓冲结构3上方的用作FinFET器件1的沟道层的鳍结构5、隔离绝缘层6和栅极结构7等。

在图1A中，在衬底2上方设置一个鳍结构5。然而，鳍结构的数量不限于一个。鳍结构(和第一外延层3)的数量可以是两个或多个。此外，可以邻近鳍结构5的两侧设置多个伪鳍结构的一个以改进图案化工艺中的图案保真度。

第一外延层3用作缓冲结构以使由衬底2和鳍结构5之间的晶格失配引起的应变弛豫，以及向鳍结构5施加适当的应力。缓冲结构3也具有与衬底2不同的晶格常数。在一些实施例中，用作阻挡层的第二外延层4可以设置在第一外延(缓冲)层3和鳍结构5之间。

在本发明中，缓冲结构3具有在与鳍结构5相同的方向(Y方向)上延伸的鳍式结构。鳍式结构包括矩形平行六面体形状、条状或长而薄的柱状的鳍结构。如图1A所示，缓冲结构3的侧表面和部分上表面由隔离绝缘层6覆盖。

在这个方面，缓冲结构3在形成在衬底2的整个表面上方的均匀的毯状层上方应该是显著的。在本发明中，如图1B所示，图1B是根据本发明的一个实施例的FinFET器件的示例性平面图，在衬底2上方设置多个和单独的缓冲结构3。如果均匀的毯状层形成在衬底2的整个表面上方，由于衬底和缓冲结构之间的晶格失配，将在毯状层中引起诸如晶格位错的许多缺陷(例如，大于1×10³cm^-3)。特别地，当毯状层的厚度较大时，将引起更多缺陷。相反，在本实施例中，由于具有鳍式结构的多个和单独的缓冲结构3设置在衬底2上方，在一些实施例中的每个缓冲结构中包含的缺陷可以减少至小于1×10³cm^-3和可以小于1×10²cm^-3。在其他实施例中，缓冲结构基本上没有缺陷。

如图1A所示，沿着Y方向在一个缓冲结构3上方设置一个鳍结构5。沿着Y方向设置在一个缓冲结构上方的鳍结构的数量不限于一个，并且如图1C所示，多于一个的鳍结构5可以沿着Y方向设置在缓冲结构3上方。换句话说，鳍结构5分成沿着Y方向的多个鳍结构，该多个鳍结构沿着Y方向对准。在图1A中，沿着X方向设置在一个缓冲结构3上方的鳍结构的数量也是一个。然而，沿着X方向设置在一个缓冲结构3上方的鳍结构的数量不限于一个，并且如图1D所示，多于一个的鳍结构5可以沿着X方向设置在缓冲结构3上方。换句话说，多个鳍结构5设置为在X方向上彼此平行。然而，在这种情况下，X方向上的缓冲结构的宽度将变大，并且可以引起缓冲结构3中的缺陷。

在本发明的一些实施例中，缓冲结构3的宽度W1约等于或大于鳍结构5的宽度W2的两倍(W1≥W2)以从缓冲结构3至鳍结构(沟道层)5施加足够量的应力。缓冲结构3的宽度W1等于或小于H1×1/3，其中，H1是从衬底2的缓冲结构的高度。当宽度W1大于该值时，将在缓冲结构中引起更多的缺陷。在一些实施例中，缓冲结构3的宽度W1在约10nm至约100nm的范围内，并且在其他实施例中可以在约15nm至约30nm的范围内。在一些实施例中，鳍结构5的宽度W2在约3nm至约20nm的范围内，并且在其他实施例中可以在约5nm至约10nm的范围内。宽度W1和W2在缓冲结构3和鳍结构5之间的界面处测量，其中，当不形成第二外延层4 时，缓冲结构的上表面与鳍结构的底部接触。当形成第二外延层4时，宽度W1在缓冲结构和第二外延层之间的界面处测量，并且W2在鳍结构和第二外延层之间的界面处测量。因此，如图1A所示，缓冲结构3的部分上表面未由鳍结构5或第二外延层4覆盖。在一些实施例中，多个缓冲结构3的间距P1在约20nm至约200nm的范围内，并且在其他实施例中可以在约25nm至约40nm的范围内。在一些实施例中，多个鳍结构5的间距P2在约10nm至约100nm的范围内，并且在其他实施例中可以在约15nm至约30nm的范围内。在一些实施例中，缓冲结构3的高度H1在约30nm至约300nm的范围内，并且在其他实施例中可以在约45nm至约90nm的范围内。

在一个实施例中，衬底2是硅衬底。可选地，衬底2可以包括诸如锗的另一元素半导体；包括诸如SiC和SiGe的IV-IV族化合物半导体、诸如GaAs、GaP、GaN、InP、InAs、InSb、GaAsP、AlGaN、AlInAs、AlGaAs、GaInAs、GaInP和/或GaInAsP的III-V族化合物半导体的化合物半导体；或它们的组合。在一个实施例中，衬底2是SOI(绝缘体上硅)衬底的硅层。当使用SOI衬底时，鳍结构可以突出于SOI衬底的硅层并且可以突出于SOI衬底的绝缘层。在后者的情况下，SOI衬底的硅层用于形成鳍结构。诸如非晶Si或非晶SiC的非晶衬底或诸如氧化硅的绝缘材料也可以用作衬底2。衬底2可以包括已经合适地掺杂有杂质(例如，p型或n型导电性)的各个区域。

在一个实施例中，缓冲结构3由诸如Si_1-xGe_x的硅化合物制成。在一些实施例中，Si_1-xGe_x的值x可以在约0.2至0.4的范围内。在一些实施例中，值x在厚度方向(Z方向)上是不变的，并且在其他实施例中可以是梯变的。在至少一个实施例中，值x可以从衬底侧面增加。值x可以线性地或以阶梯方式改变。此后，Si_1-xGe_x可以简称为SiGe。缓冲结构3可以包括多个半导体层。

用于n沟道FET的缓冲结构3的材料可以与用于p沟道FET的缓冲结构3的材料相同或可以不同。对于n沟道FET，当沟道层是Si时，缓冲结构3可以包括Ge含量小于50％的SiGe，或者当沟道层由III-V族化合物半 导体制成时，缓冲结构3可以包括诸如InGaAs的III-V族化合物。对于p沟道FET，当沟道层由SiGe或Ge制成时，缓冲结构3可以包括SiGe，或者当沟道层由III-V族化合物半导体制成时，缓冲结构3可以包括III-V族化合物。

例如，当FinFET是n沟道FET时，鳍结构(沟道层)5由硅或Si_1-xGe_x制成，其中，x在约0至约0.2的范围内。当鳍结构5由Si_1-xGe_x制成时，鳍结构5的硅含量大于缓冲结构3的硅含量。例如，当FinFET是p沟道FET时，鳍结构5由Si_1-xGe_x或Ge制成，其中，x在约0.3至约1.0的范围内。当鳍结构5由Si_1-xGe_x制成时，鳍结构5的锗含量大于缓冲结构3的锗含量。

例如，当FinFET是n沟道FET时，当第二外延层(阻挡层)4设置在缓冲结构3和鳍结构5之间时，阻挡层4由Si_1-xGe_x制成，其中，x在约0至约0.2的范围内。鳍结构5的硅含量等于或大于阻挡层4的硅含量。例如，当FinFET是p沟道FET时，阻挡层4由Si_1-xGe_x制成，其中，x在约0.1至约0.6的范围内。阻挡层4的锗含量等于或小于鳍结构5的锗含量。由于以下描述的制造工艺，阻挡层4可以认为是鳍结构5的部分。

可以采用与以上实施例不同的其他材料。例如，衬底2可以由Ge或Ge基化合物制成。缓冲结构由Si_1-xGe_x制成，其中，x在约0.6至约0.8的范围内。在一些实施例中，值x在厚度方向(Z方向)上是不变的，并且在其他实施例中可以是梯变的。在至少一个实施例中，值x可以从衬底侧增加。值x可以线性地或以阶梯方式变化。对于n沟道FET，鳍结构5可以包括InGaAs，并且阻挡层4可以包括GaAs。对于p沟道FET，鳍结构5可以包括Ge或Si_1-xGe_x，其中，x在约0.8至约1.0的范围内，并且阻挡层4可以包括Si_1-xGe_x，其中，x小于鳍结构5的x并且可以在约0.6至约0.8的范围内。

隔离绝缘层6(或所谓的“浅沟槽隔离(STI)”层)包括一层或多层绝缘材料。用于隔离绝缘层6的绝缘材料可以包括氧化硅、氮化硅、氮氧化硅(SiON)、SiOCN、氟掺杂的硅酸盐玻璃(FSG)或低k介电材料。

从隔离绝缘层6突出的鳍结构5由包括介电层和栅电极的栅极结构7 覆盖。未由栅电极7覆盖的部分鳍结构5用作FET的源极和/或漏极(见图1A)。

在某些实施例中，栅极介电层包括诸如氧化硅、氮化硅或高k介电材料的介电材料、其他合适的介电材料和/或它们的组合的一个或多个层。高k介电材料的实例包括HfO₂、HfSiO、HfSiON、HfTaO、HfTiO、HfZrO、氧化锆、氧化铝、氧化钛、二氧化铪-氧化铝(HfO₂-Al₂O₃)合金、其他合适的高k介电材料和/或它们的组合。

栅电极包括诸如多晶硅、铝、铜、钛、钽、钨、钴、钼、氮化钽、硅化镍、硅化钴、TiN、WN、TiAl、TiAlN、TaCN、TaC、TaSiN、金属合金、其他合适的材料和/或它们的组合的一层或多层导电材料。可以使用先栅极或替换栅极(后栅极)方法形成栅极结构。

在本发明的某些实施例中，一个或多个功函调整层(未示出)可以介于栅极介电层和栅电极之间。功函调整层由导电材料制成，诸如TiN、TaN、TaAlC、TiC、TaC、Co、Al、TiAl、HfTi、TiSi、TaSi或TiAlC的单层或这些材料的两种或多种的多层。对于n沟道FinFET，TaN、TaAlC、TiN、TiC、Co、TiAl、HfTi、TiSi和TaSi的一种或多种用作功函调整层，并且对于p沟道FinFET，TiAlC、Al、TiAl、TaN、TaAlC、TiN、TiC和Co的一种或多种用作功函调整层。可以通过ALD、PVD、CVD、电子束蒸发或其他合适的工艺形成功函调整层。此外，对于可以使用不同金属层的n沟道FinFET和p沟道FinFET，可以单独地形成功函调整层。

通过在源极和漏极区中适当地掺杂杂质，也在未由栅极结构7覆盖的鳍结构5中形成源极和漏极区。可以在源极和漏极区上形成Si或Ge和诸如Co、Ni、W、Ti或Ta的金属的合金。

此外，栅极结构7和源极和漏极区由层间绝缘膜(未示出)覆盖，并且设置必要的引线和/或通孔/接触孔以完成半导体器件。

图2至图13示出了根据本发明的一个实施例的制造FinFET器件的示例性顺序工艺的截面图。应该理解，可以在由图2至图13示出的工艺之前、期间和之后提供额外的操作，并且对于方法的额外实施例，可以代替或消除下面描述的一些操作。操作/工艺的顺序可以是可互换的。

如图2所示，在衬底10上方形成第一绝缘层20。例如，在一个实施例中，第一绝缘层20由氧化硅制成。第一绝缘层20可以是诸如氧化硅、氮化硅或氮氧化硅的一层或多层介电材料。衬底是如上所述的任何合适的材料。在这个实施例中，衬底10是硅衬底。在一些实施例中，第一绝缘层20的厚度在约30nm至约300nm的范围内，并且在其他实施例中可以在约45nm至约90nm的范围内。第一绝缘层20的厚度基本上限定缓冲结构的高度H1。

如图3所示，通过包括光刻工艺和蚀刻工艺的图案化操作图案化第一绝缘层20以形成开口25。在一些实施例中，开口25的宽度在约10nm至约100nm的范围内，并且在其他实施例中可以在约15nm至约30nm的范围内。

在图3中，在将形成n型FET的N区域中形成两个开口，并且也在将形成p型FET的P区域中形成两个开口。然而，开口的数量不限于两个，并且可以为一个或多于两个。

如图4所示，以第一半导体材料填充开口25。在衬底10上方和第一绝缘层20的上表面之上外延形成第一半导体材料。然后，实施诸如化学机械抛光(CMP)和/或回蚀刻工艺的平坦化操作以去除位于第一绝缘层20的上表面之上的第一半导体材料的部分，从而形成如图4所示的缓冲结构30。在一些实施例中，在低于第一绝缘层20的上表面的水平处的开口中外延形成第一半导体材料，并且然后实施平坦化操作以去除位于第一半导体材料的上表面之上的第一绝缘层20的部分。第一半导体材料是用于如上所述的缓冲结构的任何合适的半导体材料。

如果通过将半导体材料的厚毯状层图案化成鳍式形状来形成缓冲结构，则由毯状层和衬底之间的晶格失配引起的毯状层中的缺陷将保留在缓冲结构中。相反，在这个实施例中，由于分别形成多个和单独的缓冲结构30，所以缓冲结构30基本上没有缺陷。在这个实施例中，不存在构成缓冲结构的半导体材料的垂直(沿着Z方向)图案化以形成缓冲结构。

在该实施例中，相同的半导体材料用于N区域和P区域。如果不同的半导体材料用于N区域和P区域，则对N区域和P区域单独地实施图3和 图4中示出的操作。例如，形成开口25，并且在N区域中的开口中填充半导体材料，并且然后N区域由保护层覆盖。之后，形成开口25，并且在P区域中的开口中填充不同的半导体材料。如果必要，去除保护层。

如图5所示，在形成缓冲结构30之后，在缓冲结构30和第一绝缘层20上方形成第一伪层40。伪层40包括相对于第一绝缘层20具有足够的蚀刻选择性的材料。在一个实施例中，硅或氮化硅可以用作第一伪层40。在一些实施例中，第一伪层40的厚度在约30nm至约300nm的范围内，并且在其他实施例中可以在约40nm至约80nm的范围内。在一些实施例中，在形成第一伪层40之前可以形成具有约1nm至约10nm的厚度的诸如氧化硅层的中间层。在形成缓冲结构30之后，可以实施退火操作。

随后在第一伪层40上方形成掩模图案45。在一个实施例中，掩模图案是光刻胶图案。在其他实施例中，硬掩模可以用作掩模图案45。在一些实施例中，掩模图案45的宽度在约3nm至约20nm的范围内，并且在其他实施例中可以在约5nm至约10nm的范围内。由于掩模图案45的节距或间隔不必与缓冲结构30的节距或间隔相同，掩模图案45可以不与相应的缓冲结构30的中心对准。

如图6所示，通过使用掩模图案45，将第一伪层40图案化成伪鳍结构50。图案化操作包括干蚀刻和/或湿蚀刻。

然后，如图7所示，在伪鳍结构50、缓冲结构30和第一绝缘层20上方形成第二绝缘层60，从而使得伪鳍结构50嵌入在第二绝缘层60中。

例如，第二绝缘层60由通过LPCVD(低压化学汽相沉积)、等离子体CVD或可流动CVD形成的二氧化硅制成。在可流动CVD中，沉积可流动介电材料，而不是氧化硅。顾名思义，可流动介电材料在沉积期间可以“流动”以填充具有高高宽比的间隙或间隔。通常地，将各种化学物质添加至含硅前体以允许沉积的膜流动。在一些实施例中，添加氮氢键。可流动介电前体(特别地，可流动氧化硅前体)的实例包括硅酸盐、硅氧烷、甲基倍半硅氧烷(MSQ)、氢倍半硅氧烷(HSQ)、MSQ/HSQ、全氢硅氮烷(TCPS)、全氢聚硅氮烷(PSZ)、正硅酸乙酯(TEOS)或诸如三甲硅烷基胺(TSA)的甲硅烷基胺。在多操作工艺中形成这些可流动氧化硅材 料。在沉积可流动膜之后，使可流动膜固化和退火以去除不期望的元素，从而形成氧化硅。当去除不期望的元素时，可流动膜致密和收缩。在一些实施例中，进行多个退火工艺。使可流动膜固化和退火多于一次。

然后，实施平坦化操作以去除位于伪鳍结构50的上表面之上的第二绝缘层60的部分。

如图7所示，P区域由保护层55覆盖，并且去除N区域中的鳍结构50以在第二绝缘层60中形成开口65，从而暴露缓冲结构30的上表面。保护层55由相对于鳍结构50具有足够的蚀刻选择性的材料制成。例如，当鳍结构50由氮化硅制成时，保护层55包括氧化硅。例如，当伪鳍结构50由硅制成时，保护层55包括氧化硅和/或氮化硅。光刻胶图案可以用作保护层55。

如图8所示，在一些实施例中，在缓冲结构30的上表面上方的开口65中外延形成用于n型FET的作为阻挡层的第二半导体材料70。如上所述，在其他实施例中，可以不使用阻挡层。此外，在阻挡层70上方外延形成用于n型FET的作为鳍沟道区的第三半导体材料80。第二和第三半导体材料是如上所述的任何合适的半导体材料。在一些实施例中，阻挡层70的厚度在约5nm至约20nm的范围内，并且沟道区80的厚度在约30nm至约100nm的范围内。如图8所示，第三半导体材料可以形成在第二绝缘层60的上表面上方。

如图9所示，在形成用于N区域的鳍结构(阻挡层70和鳍沟道区80)之后，去除保护层55以形成开口67，并且形成保护层57以覆盖N区域。然后，类似于图7，去除P区域中的伪鳍结构50。保护层57的材料可以与保护层55的材料相同。

类似于图8，在缓冲结构30的上表面上方的开口67中外延形成用于p型FET的作为阻挡层的第四半导体材料75。此外，在阻挡层75上方外延形成用于p型FET的作为鳍沟道区的第五半导体材料85。第二和第三半导体材料是如上所述的任何合适的半导体材料。在一些实施例中，阻挡层75的厚度在约5nm至约20nm的范围内，并且沟道区85的厚度在约30nm至约100nm的范围内。如图10所示，第五半导体材料85可以形成在第二绝 缘层60的上表面上方。

如图11所示，例如，通过诸如CMP的平坦化操作去除保护层57以及形成在第二绝缘层60的上表面上方的第三和第五半导体材料的部分。

然后，如图12所示，通过部分地去除第二绝缘层60暴露鳍结构5A(阻挡层70和鳍沟道区80)和5B(阻挡层75和鳍沟道区85)的上部。可以通过调整包括蚀刻时间的蚀刻条件干蚀刻第二绝缘层60。在一个实施例中，去除第二绝缘层60，使得整个沟道区80和85暴露，并且如图12所示，阻挡层70和75的上部可以暴露约小于10nm。在一些实施例中，阻挡层70和75可以不从第二绝缘层60暴露。

如图13所示，在部分地暴露鳍结构5A和5B之后，在暴露的鳍结构5A和5B上方形成栅极结构。栅极结构包括栅极介电层90和栅电极层95。在一些实施例中，功函调整层(未示出)可以介于栅极介电层90和栅电极层95之间。用于栅极介电层90和栅电极层95的材料是如上所述的任何合适的材料。在一个实施例中，用于n型FET和p型FET的栅极结构的材料相同，并且在其他实施例中可以彼此不同。

可以通过先栅极技术制造栅极结构，其中，例如，多晶硅用作栅电极材料，或者可以通过栅极替换技术制造栅极结构，其中，例如，用金属栅电极材料替换伪多晶硅栅极。例如，也通过使用具有应变材料的升高的外延结构制造源极和漏极区。

应该理解，FinFET可以经受进一步的CMOS工艺以形成诸如接触件/通孔、互连金属层、介电层、钝化层等的各种部件。

图14至图17示出了根据本发明的另一个实施例的FinFET器件的其他示例性顺序工艺的截面图。应该理解，可以在由图14至图17示出的工艺之前、期间和之后提供额外的操作，并且在方法的额外实施例中，可以代替或消除下面描述的一些操作。操作/工艺的顺序可以是可互换的。

如图14所示，在衬底210上方形成伪鳍结构220。为了制造鳍结构，例如，通过热氧化工艺和/或化学汽相沉积(CVD)工艺在衬底210上方形成掩模层。例如，衬底210是硅衬底。例如，在一些实施例中，掩模层包括衬垫氧化物(例如，氧化硅)层和氮化硅掩模层。可以通过使用热氧化 或CVD工艺形成衬垫氧化物层。可以通过诸如溅射方法的物理汽相沉积(PVD)、CVD、等离子体增强化学汽相沉积(PECVD)、大气压化学汽相沉积(APCVD)、低压CVD(LPCVD)、高密度等离子体CVD(HDPCVD)、原子层沉积(ALD)和/或其他工艺形成氮化硅掩模层。

在一些实施例中，衬垫氧化物层的厚度在约2nm至约15nm的范围内，并且氮化硅掩模层的厚度在约2nm至约50nm的范围内。在掩模层上方进一步形成掩模图案。例如，掩模图案是通过光刻操作形成的光刻胶图案。

通过将掩模图案用作蚀刻掩模，形成衬垫氧化物层和氮化硅掩模层的硬掩模图案。在一些实施例中，硬掩模图案的宽度在约1nm至约50nm的范围内。在某些实施例中，硬掩模图案的宽度在约3nm至约10nm的范围内。

通过将硬掩模图案用作蚀刻掩模，通过使用干蚀刻方法和/或湿蚀刻方法的沟槽蚀刻，将衬底210图案化成伪鳍结构220。伪鳍结构220的Z方向上的高度在约30nm至约300nm的范围内。在某些实施例中，该高度在约50nm至约100nm的范围内。当鳍结构的高度不均匀时，从衬底的高度可以从与鳍结构的平均高度对应的平面测量。在一些实施例中，鳍结构的宽度在约1nm至约50nm的范围内。在某些实施例中，硬掩模图案的宽度在约3nm至约10nm的范围内。

在该实施例中，块状硅晶圆用作起始材料并且构成衬底210。然而，在一些实施例中，其他类型的衬底可以用作衬底210。例如，绝缘体上硅(SOI)晶圆可以用作起始材料，并且SOI晶圆的绝缘层构成衬底210，并且SOI晶圆的硅层用于伪鳍结构220。

如图14所示，两个伪鳍结构220设置为在X方向上彼此邻近。然而，鳍结构的数量不限于两个。该数量可以是一个、三个、四个或五个或更多。此外，可以邻近伪鳍结构220的两侧设置多个伪鳍结构的一个以改进图案化工艺中的图案保真度。

如图15所示，在伪鳍结构220上方形成侧壁间隔件230。例如，在一个实施例中，侧壁间隔件包括氮化硅。在一些实施例中，衬垫氧化物层可以设置在伪鳍结构220和氮化硅层之间。可以通过已知的技术形成侧壁间 隔件230，并且伪鳍结构220的上表面和衬底210的上表面(沟槽的底部)暴露。

如图16所示，例如，在伪鳍结构220的暴露的上表面和衬底210的暴露的上表面(沟槽的底部)上方形成由氧化物层制成的覆盖层240。例如，通过热氧化形成氧化物层240。

如图17所示，在形成氧化物层240之后，通过干蚀刻和/或湿蚀刻去除侧壁间隔件230。如果侧壁间隔件230由氮化硅制成，则可以通过使用H₃PO₄的湿蚀刻去除氮化硅。通过去除侧壁间隔件230，伪鳍结构220的侧壁和衬底的上表面(沟槽的底部)的部分245暴露。

然后，如图18所示，在伪鳍结构220的暴露的侧壁和衬底的上表面(沟槽的底部)的暴露的部分245上方外延形成半导体材料250。外延形成的半导体材料250变成缓冲结构。用于外延半导体材料层250的材料是如上所述的任何合适的材料。在一些实施例中，沿着X方向从伪鳍结构220的侧壁的表面测量的外延半导体材料层250的宽度在约10nm至约100nm的范围内，并且在其他实施例中可以在约15nm至约30nm的范围内。

在一个实施例中，衬底是(100)硅衬底，并且伪鳍结构的侧壁具有(110)表面。因此，外延半导体材料层250形成为具有相对于(110)和(100)表面的倾斜面(111)。

通过主要在伪鳍结构的侧壁上和衬底的上表面的暴露的部分245的小区域上外延生长半导体材料250，衬底210在横向方向上基本上没有由衬底(例如，Si)和半导体材料(例如，SiGe)250之间的晶格失配引起的应力。沿着垂直方向，由于伪鳍结构220的与衬底210相比的非常小的尺寸，诸如位错的缺陷225集中于伪鳍结构220。

在形成外延半导体材料层250之后，可以可选择地实施热退火操作。通过可选择的热退火，更多的缺陷225限制于伪鳍结构220中。可以在约500℃至约1200℃的范围内的温度下实施热退火操作。

在这个实施例中，相同的外延半导体材料层250用于N区域和P区域。如果不同的半导体材料用于N区域和P区域，则对于N区域和P区域，单独地实施图18中示出的操作。例如，在N区域中的伪鳍结构上形成外延半 导体材料，同时P区域由保护层覆盖。在形成外延半导体材料之后，去除保护层，并且N区域由保护层覆盖。此后，在P区域中的伪鳍结构上形成外延半导体材料。如果必要，去除保护层。

然后，如图19所示，形成第一绝缘层260，从而使得伪鳍结构220和外延半导体材料250嵌入在第一绝缘层260中。例如，第一绝缘层260由通过LPCVD(低压化学汽相沉积)、等离子体CVD或可流动CVD形成的二氧化硅制成。在可流动CVD中，沉积可流动介电材料，而不是氧化硅。顾名思义，可流动介电材料在沉积期间可以“流动”以填充具有高高宽比的间隙或间隔。通常地，将各种化学物质添加至含硅前体以允许沉积的膜流动。在一些实施例中，添加氮氢键。可流动介电前体(特别地，可流动氧化硅前体)的实例包括硅酸盐、硅氧烷、甲基倍半硅氧烷(MSQ)、氢倍半硅氧烷(HSQ)、MSQ/HSQ、全氢硅氮烷(TCPS)、全氢聚硅氮烷(PSZ)、正硅酸乙酯(TEOS)或诸如三甲硅烷基胺(TSA)的甲硅烷基胺。在多操作工艺中形成这些可流动氧化硅材料。在沉积可流动膜之后，使可流动膜固化和退火以去除不期望的元素，从而形成氧化硅。当去除不期望的元素时，可流动膜致密和收缩。在一些实施例中，进行多个退火工艺。使可流动膜固化和退火多于一次。可以在形成第一绝缘层260之后实施热退火操作。

如图20所示，在形成第一绝缘层260之后，实施诸如CMP或回蚀刻工艺的平坦化操作以去除第一绝缘层260的部分以及伪鳍结构220和外延半导体层250的上部，从而形成缓冲结构255。

如图21所示，通过干蚀刻和/或湿蚀刻去除伪鳍结构220。如上所述，缺陷集中和限制于伪鳍结构220。通过去除伪鳍结构220，缓冲结构255和衬底210在所有方向上基本上均没有缺陷。如果通过将半导体材料的厚毯状层图案化成鳍式形状来形成缓冲结构，则由毯状层和衬底之间的晶格失配引起的毯状层中的缺陷将保留在缓冲结构中。相反，在这个实施例中，缓冲结构255基本上没有缺陷。在这个实施例中，不存在构成缓冲结构的半导体材料的垂直(沿着Z方向)图案化以形成缓冲结构。

在一些实施例中，可以不去除伪鳍结构220。然而，在这种情况下， 由于缺陷集中和限制于伪鳍结构220中，所以与图案化厚毯状层的情况相比，可以抑制缓冲结构255和衬底210中的缺陷。

如图22所示，当去除伪鳍结构220时，用绝缘材料270填充产生的开口265。用于形成该绝缘材料的材料和工艺可以与用于形成第一绝缘层260的材料和工艺相同。

在形成图22中示出的结构之后，实施与图5至图7描述的相同或相似的操作以获得图23的结构。此外，实施与图8至图11描述的相同或相似的操作以获得图24的结构。然后，实施与图12描述的相同或相似的操作以获得图25的结构，随后实施与图13描述的相同或相似的操作以获得图26的结构。

应该理解，FinFET可以经受进一步的CMOS工艺以形成诸如接触件/通孔、互连金属层、介电层、钝化层等的各种部件。

本文中描述的各个实施例或实例提供了优于现有技术的若干优势。例如，在本发明中，由于设置在衬底和鳍沟道区之间的缓冲结构形成为鳍式形状而不形成厚毯状层，可以抑制诸如由晶格失配引起的位错的缺陷。此外，由于缓冲结构通过横向外延生长形成在薄鳍结构的侧壁上方，缺陷可以集中和限制于鳍结构中，并且因此缓冲结构可以基本上没有缺陷。

将理解，不是所有优势都必须在本文中讨论，没有特定的优势是对于所有实施例或实例都是需要的，并且其他实施例或实例可以提供不同的优势。

根据本发明的一个方面，一种制造半导体器件的方法包括在衬底上方形成缓冲结构。缓冲结构具有鳍状并且沿着第一方向延伸。缓冲结构具有与衬底不同的晶格常数。在形成鳍状缓冲结构之后，在鳍状缓冲结构的上表面上方形成鳍结构。沿着与第一方向垂直的第二方向的缓冲结构的宽度大于沿着第二方向在缓冲结构和鳍结构之间的界面处测量的鳍结构的宽度，其中，缓冲结构的上表面与鳍结构的底部接触。

在上述方法中，其中，形成缓冲结构包括：在所述衬底上方形成第一绝缘层；图案化所述第一绝缘层以形成在所述第一方向上延伸的第一开口，从而使得所述衬底的上表面暴露于所述第一开口；以及在所述第一开口中 形成第一半导体材料。

在上述方法中，其中，形成缓冲结构包括：在所述衬底上方形成伪鳍结构；在所述伪鳍结构的侧表面上方形成侧壁间隔件；在形成所述侧壁间隔件之后，在所述伪鳍结构的上表面和所述衬底的上表面上形成覆盖层；在形成所述覆盖层之后，去除所述侧壁间隔件以暴露所述伪鳍结构的至少侧表面；至少在所述伪鳍结构的暴露的侧表面上形成第一半导体层；以及去除形成的半导体层的上部。

在上述方法中，其中，形成缓冲结构包括：在所述衬底上方形成伪鳍结构；在所述伪鳍结构的侧表面上方形成侧壁间隔件；在形成所述侧壁间隔件之后，在所述伪鳍结构的上表面和所述衬底的上表面上形成覆盖层；在形成所述覆盖层之后，去除所述侧壁间隔件以暴露所述伪鳍结构的至少侧表面；至少在所述伪鳍结构的暴露的侧表面上形成第一半导体层；以及去除形成的半导体层的上部，其中，在去除所述侧壁间隔件中，也暴露由所述侧壁间隔件的底部覆盖的所述衬底的部分，并且在形成所述第一半导体层中，所述第一半导体层也形成在所述衬底的暴露部分上。

在上述方法中，其中，形成缓冲结构包括：在所述衬底上方形成伪鳍结构；在所述伪鳍结构的侧表面上方形成侧壁间隔件；在形成所述侧壁间隔件之后，在所述伪鳍结构的上表面和所述衬底的上表面上形成覆盖层；在形成所述覆盖层之后，去除所述侧壁间隔件以暴露所述伪鳍结构的至少侧表面；至少在所述伪鳍结构的暴露的侧表面上形成第一半导体层；以及去除形成的半导体层的上部，其中，所述侧壁间隔件和所述覆盖层有不同材料制成。

在上述方法中，其中，形成缓冲结构包括：在所述衬底上方形成伪鳍结构；在所述伪鳍结构的侧表面上方形成侧壁间隔件；在形成所述侧壁间隔件之后，在所述伪鳍结构的上表面和所述衬底的上表面上形成覆盖层；在形成所述覆盖层之后，去除所述侧壁间隔件以暴露所述伪鳍结构的至少侧表面；至少在所述伪鳍结构的暴露的侧表面上形成第一半导体层；以及去除形成的半导体层的上部，其中，所述侧壁间隔件和所述覆盖层有不同材料制成，所述侧壁间隔件包括氮化硅，并且所述覆盖层包括氧化硅。

在上述方法中，其中，形成缓冲结构包括：在所述衬底上方形成伪鳍结构；在所述伪鳍结构的侧表面上方形成侧壁间隔件；在形成所述侧壁间隔件之后，在所述伪鳍结构的上表面和所述衬底的上表面上形成覆盖层；在形成所述覆盖层之后，去除所述侧壁间隔件以暴露所述伪鳍结构的至少侧表面；至少在所述伪鳍结构的暴露的侧表面上形成第一半导体层；以及去除形成的半导体层的上部，其中，去除形成的半导体层的上部包括在所述衬底上方形成第一绝缘层，从而使得所述伪鳍结构和所述第一半导体层嵌入在所述第一绝缘层中，以及去除所述第一绝缘层的上部、所述伪鳍结构的上部和形成的半导体层的上部。

在上述方法中，其中，形成缓冲结构包括：在所述衬底上方形成伪鳍结构；在所述伪鳍结构的侧表面上方形成侧壁间隔件；在形成所述侧壁间隔件之后，在所述伪鳍结构的上表面和所述衬底的上表面上形成覆盖层；在形成所述覆盖层之后，去除所述侧壁间隔件以暴露所述伪鳍结构的至少侧表面；至少在所述伪鳍结构的暴露的侧表面上形成第一半导体层；以及去除形成的半导体层的上部，其中，去除形成的半导体层的上部包括在所述衬底上方形成第一绝缘层，从而使得所述伪鳍结构和所述第一半导体层嵌入在所述第一绝缘层中，以及去除所述第一绝缘层的上部、所述伪鳍结构的上部和形成的半导体层的上部，所述方法还包括：在去除所述第一绝缘层的上部、所述伪鳍结构的上部和形成的半导体层的上部之后：去除所述伪鳍结构以形成间隔；以及在所述间隔中形成额外的绝缘层。

在上述方法中，其中，形成所述鳍结构包括：在所述缓冲结构上方形成第二绝缘层，图案化所述第二绝缘层以形成第二开口，所述第二开口与所述缓冲结构重叠；在所述第二开口中形成第二半导体层。

在上述方法中，其中，形成所述鳍结构包括：在所述缓冲结构上方形成第二绝缘层，图案化所述第二绝缘层以形成第二开口，所述第二开口与所述缓冲结构重叠；在所述第二开口中形成第二半导体层，其中，在形成所述第二半导体层之前，在所述第二开口中形成第三半导体层。

根据本发明的另一方面，一种用于制造半导体器件的方法包括在衬底上方形成多个缓冲结构。该缓冲结构具有鳍状且沿着第一方向延伸，并且 布置为在与第一方向交叉的第二方向上彼此平行。该缓冲结构具有与衬底不同的晶格常数。在形成鳍状缓冲结构之后，在相应的一个鳍状缓冲结构的上表面上方形成鳍结构。

在上述方法中，其中，沿着所述第二方面的每个所述缓冲结构的宽度大于沿着所述第二方向在所述缓冲结构和所述鳍结构之间的界面处测量的所述鳍结构的宽度，所述缓冲结构的上表面在所述界面处与所述鳍结构的底部接触。

在上述方法中，其中，沿着所述第二方面的每个所述缓冲结构的宽度大于沿着所述第二方向在所述缓冲结构和所述鳍结构之间的界面处测量的所述鳍结构的宽度，所述缓冲结构的上表面在所述界面处与所述鳍结构的底部接触，形成所述多个缓冲结构包括：在所述衬底上方形成第一绝缘层；图案化所述第一绝缘层以形成在所述第一方向上延伸的多个第一开口，从而使得所述衬底的上表面暴露于所述第一开口中；以及在所述第一开口中形成第一半导体材料。

在上述方法中，其中，沿着所述第二方面的每个所述缓冲结构的宽度大于沿着所述第二方向在所述缓冲结构和所述鳍结构之间的界面处测量的所述鳍结构的宽度，所述缓冲结构的上表面在所述界面处与所述鳍结构的底部接触，其中，形成所述多个缓冲结构包括：在所述衬底上方形成伪鳍结构；在所述伪鳍结构的侧表面上方形成侧壁间隔件；在形成所述侧壁间隔件之后，在所述伪鳍结构的上表面和所述衬底的上表面上形成覆盖层；在形成所述覆盖层之后，去除所述侧壁间隔件以暴露由所述侧壁间隔件的底部覆盖的所述伪鳍结构的侧表面和所述衬底的部分；至少在所述伪鳍结构的暴露的侧表面上和所述衬底的暴露的部分上形成第一半导体层；以及去除形成的半导体层的上部。

在上述方法中，其中，沿着所述第二方面的每个所述缓冲结构的宽度大于沿着所述第二方向在所述缓冲结构和所述鳍结构之间的界面处测量的所述鳍结构的宽度，所述缓冲结构的上表面在所述界面处与所述鳍结构的底部接触，其中，形成所述多个缓冲结构包括：在所述衬底上方形成伪鳍结构；在所述伪鳍结构的侧表面上方形成侧壁间隔件；在形成所述侧壁间 隔件之后，在所述伪鳍结构的上表面和所述衬底的上表面上形成覆盖层；在形成所述覆盖层之后，去除所述侧壁间隔件以暴露由所述侧壁间隔件的底部覆盖的所述伪鳍结构的侧表面和所述衬底的部分；至少在所述伪鳍结构的暴露的侧表面上和所述衬底的暴露的部分上形成第一半导体层；以及去除形成的半导体层的上部，其中：去除形成的半导体层的上部包括在所述衬底上方形成第一绝缘层，从而使得所述伪鳍结构和所述第一半导体层嵌入在所述第一绝缘层中，以及去除所述第一绝缘层的上部、所述伪鳍结构的上部和形成的半导体层的上部。

在上述方法中，其中，沿着所述第二方面的每个所述缓冲结构的宽度大于沿着所述第二方向在所述缓冲结构和所述鳍结构之间的界面处测量的所述鳍结构的宽度，所述缓冲结构的上表面在所述界面处与所述鳍结构的底部接触，其中，形成所述多个缓冲结构包括：在所述衬底上方形成伪鳍结构；在所述伪鳍结构的侧表面上方形成侧壁间隔件；在形成所述侧壁间隔件之后，在所述伪鳍结构的上表面和所述衬底的上表面上形成覆盖层；在形成所述覆盖层之后，去除所述侧壁间隔件以暴露由所述侧壁间隔件的底部覆盖的所述伪鳍结构的侧表面和所述衬底的部分；至少在所述伪鳍结构的暴露的侧表面上和所述衬底的暴露的部分上形成第一半导体层；以及去除形成的半导体层的上部，其中：去除形成的半导体层的上部包括在所述衬底上方形成第一绝缘层，从而使得所述伪鳍结构和所述第一半导体层嵌入在所述第一绝缘层中，以及去除所述第一绝缘层的上部、所述伪鳍结构的上部和形成的半导体层的上部，所述方法还包括：在去除所述第一绝缘层的上部、所述伪鳍结构的上部和形成的半导体层的上部之后：去除所述伪鳍结构以形成间隔；以及在所述间隔中形成额外的绝缘层。

根据本发明的另一方面，一种半导体FET器件包括缓冲结构和鳍结构。缓冲结构具有鳍状，设置在衬底上方并且沿着第一方向延伸。鳍结构包括FET器件的沟道区，设置在缓冲结构上并且沿着第一方向延伸。沿着与第一方向垂直的第二方向的缓冲结构的宽度大于沿着第二方向在缓冲结构和鳍结构之间的界面处测量的鳍结构的宽度。缓冲结构的上表面在该界面处与鳍结构的底部接触。

在上述半导体FET器件中，其中，所述缓冲结构的宽度是所述鳍结构的宽度的两倍以上。

在上述半导体FET器件中，其中，所述缓冲结构的宽度小于所述缓冲结构的厚度的1/3。

在上述半导体FET器件中，其中，所述缓冲结构包含小于1×10³cm^-3的量的缺陷。

上面概述了若干实施例的特征，使得本领域技术人员可以更好地理解本发明的方面。本领域技术人员应该理解，他们可以容易地使用本发明作为基础来设计或修改用于实施与本文所介绍实施例相同的目的和/或实现相同优势的其他工艺和结构。本领域技术人员也应该意识到，这种等同构造并不背离本发明的精神和范围，并且在不背离本发明的精神和范围的情况下，本文中他们可以做出多种变化、替换以及改变。