互连件中的用于减少CMP凹陷的伪底部电极的制作方法

本发明总体涉及半导体领域，更具体地，涉及非易失性存储器。

背景技术：

许多现代电子器件包含被配置为存储数据的电子存储器。电子存储器可以是易失性存储器或非易失性存储器。非易失性存储器能够在断电的情况下存储数据，而易失性存储器不能在断电的情况下存储数据。由于磁阻式随机存取存储器(MRAM)和阻变式随机存取存储器(RRAM)相对简单的结构和与互补金属氧化物半导体(CMOS)逻辑制造工艺的兼容性，磁阻式随机存取存储器和阻变式随机存取存储器成为下一代非易失性存储器技术颇具前景的备选。随着片上组件的尺寸缩小(即，减小)，器件“收缩”允许工程师将更多的组件和更多相应的功能集成至更新的IC上。在最近的技术节点中，非易失性存储器已被允许集成在具有逻辑器件的集成芯片上。

技术实现要素：

根据本发明的一个方面，提供了一种集成电路(IC)，设置在衬底上方，所述集成电路包括：多个金属层，设置在所述衬底上方的层间介电(ILD)材料内；多个存储单元，设置在存储区域处的第一金属层上方，存储单元包括：直接位于所述第一金属层内的第一金属线上面的底部电极和通过电阻转换元件与所述底部电极分离的顶部电极；伪结构，直接布置在与所述存储区域相邻的逻辑区域处的所述第一金属层中的第二金属线上面，并且包括伪底部电极和所述伪底部电极上的介电掩模；以及顶部蚀刻停止层，设置在底部蚀刻停止层上，并且沿着所述伪结构的侧壁向上延伸，以及覆盖在所述伪结构的上表面上。

优选地，所述伪底部电极和所述底部电极由彼此相同的材料制成。

优选地，所述伪底部电极的上表面与所述底部电极的上表面共面。

优选地，该IC还包括：阻挡层，设置在所述伪底部电极与所述第二金属线之间。

优选地，所述顶部蚀刻停止层覆盖所述介电掩模的上表面。

优选地，该IC还包括：TEOS(正硅酸乙酯)衬层，共形设置在所述顶部蚀刻停止层上方。

优选地，所述存储区域包括多个磁阻式随机存取存储器(MRAM)单元，所述多个磁阻式随机存取存储单元分别包括：底部电极；底部铁磁层，设置在所述底部电极上；隧穿阻挡层，设置在所述底部铁磁层上方；顶部铁磁层，设置在所述隧穿阻挡层上方；以及顶部电极，设置在所述顶部铁磁层上方。

优选地，所述存储区域包括多个阻变式随机存取存储器(RRAM)单元，所述多个阻变式随机存取存储单元分别包括通过RRAM介电层分隔的底部电极和顶部电极。

优选地，所述存储单元的底部电极电连接至所述第一金属线，所述第一金属线具有与所述第二金属线的上表面横向对准的上表面。

优选地，所述伪结构具有在大约至大约的范围内的宽度。

根据本发明的另一方面，提供了一种集成电路(IC)，包括：半导体衬底，包括存储区域和逻辑区域；互连结构，设置在所述存储区域和所述逻辑区域上方，所述互连结构包括彼此堆叠并且通过层间介电(ILD)材料彼此隔离的多个金属层；多个存储单元，布置在所述存储区域上方并且布置在所述互连结构的下部金属层与上部金属层之间，存储单元包括介于所述下部金属层与所述上部金属层之间的顶部电极和底部电极；以及伪底部电极，布置在所述逻辑区域上方并且布置在所述下部金属层与所述上部金属层之间，并且具有与所述存储单元的底部电极共面的上表面。

优选地，该IC还包括：介电掩模，设置在所述伪底部电极上方并且具有与所述伪底部电极的侧壁对准的伪掩模侧壁；以及碳化硅层，沿着所述伪底部电极的侧壁、沿着所述介电掩模的侧壁向上延伸，并且所述碳化硅层覆盖在所述介电掩模的上表面上。

优选地，所述碳化硅层沿着所述底部电极的侧壁、沿着所述顶部电极的侧壁向上延伸，并且所述碳化硅层覆盖在所述顶部电极的上表面上。

优选地，所述伪底部电极和所述底部电极包括厚度为大约的氮化钛(TiN)，并且还包括设置在所述伪底部电极与下面的金属线之间的阻挡层，所述阻挡层包括厚度为大约的氮化钽(TaN)。

优选地，该IC还包括：阻挡层，设置在所述伪底部电极与下面的金属线之间，并且所述阻挡层包括厚度为大约的钽(Ta)。

根据本发明的又一方面，提供了一种用于制造集成电路的方法，包括：在衬底上方形成下部层间介电(ILD)层；在所述下部ILD层内形成多条下部金属线；在所述下部ILD层和所述多条下部金属线上方形成底部蚀刻停止层；在所述底部蚀刻停止层上方形成底部电极前体层；对所述底部电极前体层执行平坦化；图案化所述底部电极前体层，以在存储区域处形成存储单元的底部电极，并且在与所述存储区域相邻的外围区域处形成伪底部电极；形成所述存储单元的电阻转换元件和顶部电极；以及在所述底部蚀刻停止层上方，并且沿着伪结构的伪底部电极的侧壁和所述伪结构的掩模层的侧壁以及所述存储单元的电阻转换元件的侧壁和所述存储单元的顶部电极的侧壁形成顶部蚀刻停止层，并且所述顶部蚀刻停止层覆盖在所述掩模层和所述顶部电极的上表面上。

优选地，该方法还包括：穿过所述底部蚀刻停止层形成第一凹槽和第二凹槽，所述第一凹槽直接位于所述存储区域处的第一下部金属线上面，而所述第二凹槽直接位于所述外围区域处的第二下部金属线上面；

其中，所述底部电极前体层填充在所述第一凹槽和所述第二凹槽中。

优选地，该方法还包括：在直接位于所述第二下部金属线上面且经过平坦化的所述底部电极前体层上方形成掩模层，以形成所述伪结构的伪底部电极。

优选地，该方法还包括：使用双镶嵌工艺，形成穿过所述顶部蚀刻停止层并且到达所述顶部电极的顶部电极通孔以及形成直接位于所述顶部电极通孔上的上部金属线。

优选地，该方法还包括：在所述第一凹槽和所述第二凹槽与所述底部电极前体层之间形成包括钽(Ta)或氮化钽(TaN)的阻挡层。

附图说明

当结合附图进行阅读时，根据下面详细的描述可以更好地理解本发明的各个方面。应该强调的是，根据工业中的标准实践，各种部件没有被按比例绘制。实际上，为了清楚的讨论，各种部件的尺寸可以被任意增加或减少。

图1示出了具有存储区域和相邻的逻辑区域的集成电路(IC)的一些实施例的截面图。

图2示出了具有存储区域和相邻的逻辑区域的集成电路(IC)的一些其他实施例的截面图。

图3示出了制造集成电路(IC)的方法的一些实施例的流程图。

图4至图12示出了一些实施例的截面图，该实施例示出了制造集成电路(IC)的方法。

具体实施方式

以下公开内容提供了许多不同实施例或实例，用于实现所提供主题的不同特征。以下将描述组件和布置的特定实例以简化本发明。当然，这些仅是实例并且不意欲限制本发明。例如，在以下描述中，在第二部件上方或上形成第一部件可以包括第一部件和第二部件直接接触的实施例，也可以包括形成在第一部件和第二部件之间的附加部件使得第一部件和第二部件不直接接触的实施例。另外，本发明可以在多个实例中重复参考标号和/或字符。这种重复是为了简化和清楚的目的，并且其本身不指示所讨论的各个实施例和/或配置之间的关系。

此外，为了便于描述，本文中可以使用诸如“在…下方”、“在…下面”、“下部”、“在…上面”、“上部”等空间关系术语以描述如图所示的一个元件或部件与另一元件或部件的关系。除图中所示的方位之外，空间关系术语意欲包括使用或操作过程中的器件的不同的方位。装置可以以其它方式定位(旋转90度或在其他方位)，并且在本文中使用的空间关系描述符可同样地作相应地解释。

半导体制造的趋势是将不同类型的器件集成在单衬底上，以实现更高的集成度。一个实例是具有逻辑区域和存储区域的衬底，在逻辑区域中形成逻辑器件，在存储区域中形成磁阻式随机存取存储器(MRAM)或阻变式随机存取存储器(RRAM)器件。为了形成这些存储单元(形成在覆盖衬底的互连结构中)，可以将底部电极层形成在互连结构中以及存储区域上方，并且可以使用化学机械抛光(CMP)来平坦化底部电极层。然而，在这种制造工艺中，化学机械抛光(CMP)不会在整个衬底上方形成平坦的平面。例如，当底部电极层(具有相对较高的结构完整性并且趋于相对较好地“抵抗”CMP)存在于存储区域上方但未延伸至逻辑区域上方时，逻辑区域中的金属互连线(与底部电极层相比具有相对较低的结构完整性)会经受CMP。因为该金属互连线在结构上比底部电极“更弱”，所以对底部电极层执行CMP可以导致逻辑区域中的金属互连线的“凹陷”。因此，在存储器件的底部电极平坦化之后，金属互连线的位于逻辑区域中的部分会变得比位于存储区域中的部分薄，甚至有可能被去除。因此，这些遭受侵蚀的金属线会降低形成的IC的可靠性。

因此，本发明涉及保护位于这种逻辑区域中的金属线的集成电路(IC)技术。方法包括在逻辑区域中的金属线上面直接添加伪结构，从而在平坦化存储单元的底部电极时防止该金属线的CMP凹陷。伪结构可以包括伪底部电极，该伪底部电极在许多方面都与存储单元的底部电极对应，但是将该伪底部电极设置在逻辑区域上方而不是在存储区域上方。伪底部电极被配置为：在底部电极层的平坦化期间，保护逻辑区域中位于下方的下部金属线免于凹陷，因此所形成的金属线在整个IC中更为一致。

图1示出了根据一些实施例的设置在衬底101上方的集成电路(IC)100的截面图。

如图1所示，IC 100包括衬底101和衬底101上方的互连结构105，该衬底和互连结构被分为存储区域124和相邻的逻辑区域126。存储区域124可以对应于存储单元(如，存储单元130)阵列，存储器单元设置在互连结构105中，而逻辑区域126可以连接逻辑器件，诸如形成在衬底101中的晶体管，以支持存储单元的操作。

在一些实施例中，互连结构105包括设置在下部层间介电(ILD)层104内的下部互连层138和设置在上部ILD层120内的上部互连层140。下部互连层138包括上表面共面的多条下部金属线，诸如存储区域124处的第一下部金属线102和逻辑区域126处的第二下部金属线103。

存储单元130包括设置在下部互连层138与上部互连层140之间的顶部电极136和底部电极112。通过诸如磁性隧道结(MTJ)的电阻转换(switching)元件134将顶部和底部电极136、112分离。底部电极112直接布置在第一下部金属线102上面，并且通过底部电极的狭窄的下部而电连接至第一下部金属线102。

伪结构132直接布置在逻辑区域126处的第二下部金属线103上面。在制造期间，伪结构132用作逻辑区域126上方的CMP停止件。因此，例如，如果不放置伪结构132，那么当进行CMP操作来平坦化底部电极112的顶面时，CMP操作会在逻辑区域126中导致“凹陷”并且不期望地减薄或去除第二下部金属线103。因此，伪结构132提供足够的结构硬度，以抵抗处理期间的CMP，从而在制造期间保护第二下部金属线103免于被侵蚀掉。

示出的伪结构包括伪底部电极114和伪底部电极114上的介电掩模108。在对底部电极112进行CMP操作会具有其他问题的一些实施例中，伪底部电极与底部电极112同时形成，并且该伪底部电极防止由于对底部电极112进行CMP操作而导致的第二下部金属线103的凹陷。在一些实施例中，介电掩模108可以包括碳化硅(SiC)并且可以具有大约至大约的厚度。

在一些实施例中，顶部蚀刻停止层116可以沿着伪结构132的侧壁、沿着存储单元130的侧壁向上延伸，并且覆盖伪结构132和存储单元130的上表面。顶部蚀刻停止层116还可以在底部蚀刻停止层106上方延伸，并且顶部和底部蚀刻停止层116、106可以由相同或不同的介电材料制成。例如，在一些实施例中，顶部蚀刻停止层116和底部蚀刻停止层106可以包括SiC。在一些实施例中，沿着顶部蚀刻停止层116的上表面直接设置保护衬层118。保护衬层118可以包括TEOS(正硅酸乙酯)材料。

在一些实施例中，顶部电极通孔(TEVA)142连接上部互连层140中的第一上部金属线122与存储单元130的顶部电极136。TEVA 142设置在上部ILD层120内，穿过顶部蚀刻停止层116和保护衬层118内的孔，并且到达顶部电极136。顶部蚀刻停止层116和/或保护衬层118连续地覆盖伪结构132的上表面，从而将伪结构132与上部ILD层120和上部互连层140隔离。在一些实施例中，贯通孔144将第二下部金属线103连接至第二上部金属线128或其他逻辑器件。

在一些实施例中，底部电极112和伪底部电极114由诸如氮化钛(TiN)的相同的材料制成。伪结构132的伪底部电极114的上表面与存储单元130的底部电极112的上表面共面。在一些实施例中，伪底部电极114和底部电极112的厚度可以相同，并且可以为大约在一些实施例中，例如，伪底部电极114和底部电极112的宽度可以相同或类似，并且在大约至大约的范围内。在一些实施例中，伪结构132的高度(从伪底部电极114的底面至伪结构132的顶面)可以为大约该高度小于存储单元的高度(从底部电极112的底面至顶部电极136的顶面)。在一些实施例中，可以通过阻挡层110将伪底部电极114和底部电极112分别连接至下面的第二下部金属线103和第一下部金属线102。在一些实施例中，阻挡层110包括氮化钽(TaN)并且可以具有大约的厚度。在其他一些实施例中，阻挡层110包括钽(Ta)并且可以具有大约的厚度。在其他一些实施例中，阻挡层110可以包括所选金属的导电氧化物、氮化物或氮氧化物。在一些实施例中，伪底部电极114和底部电极112可以包括下部，该下部用作底部电极通孔(BEVA)并且比底部电极112的上部窄。下部可以具有角度在大约30°至大约60°的范围内的倾斜的侧壁，而上部可以具有垂直或倾斜的侧壁。

图2示出了根据一些实施例的图1中包括存储单元130的存储区域124的截面图。

如图2所示，互连结构105可以包括彼此堆叠并且设置在衬底101上方的多个金属层或其他的导电层(如，140、138、150、152、154)。可以通过诸如二氧化硅或低k电介质的层间介电(ILD)材料104将金属层中的各金属线彼此隔离。出于简洁的目的，图2中未示出逻辑区域126，但是应该理解，互连结构105和衬底101也以类似的方式延伸在图1的逻辑区域126下方。

仍参考图2，衬底101的存储区域124具有布置在隔离区域203之间的晶体管。晶体管包括源极区域221、漏极区域239、栅电极233和栅极介电层237。通过均设置在一层或多层ILD层104内的接触插塞219、第一金属互连线217和第一金属通孔215，将源极线213(SL)连接至源极区域221。对存储单元130进行寻址的字线(WL)235连接至栅电极233。存储单元130的底部电极112通过接触插塞205、第一、第二、第三和第四金属互连层202A至202D以及金属通孔222A至222C连接至漏极区239。在该实例中，第二下部金属线202D(如，图1中的102)位于第四金属互连层中，而上面的第一上部金属线122位于第五金属互连层中。然而，下部金属线102、103和上部金属线122、128的位置可改变至任何较下或较上的金属互连层。在一些实施例中，TEVA 142将存储单元130的顶部电极136连接至布置在第五金属互连层(设置在上部ILD层120内)内的位线122。在一些实施例中，存储单元130是磁阻式随机存取存储器(MRAM)单元，并且如图1所示，电阻转换元件134可以包括具有底部铁磁层、顶部铁磁层以及通过隧穿阻挡层将该底部铁磁层与顶部铁磁层分离的磁性隧道结结构。在其他一些实施例中，存储单元130是阻变式随机存取存储器(RRAM)单元，并且电阻转换元件134可以包括图2所示的RRAM介电层。RRAM单元还可以包括设置在顶部电极136上并且围绕TEVA 142的硬掩模230、以及沿着电阻转换元件134和顶部电极136的侧壁的间隔件146。

图3示出了根据一些实施例的制造集成电路(IC)的方法300的流程图。

尽管下文将公开的方法300示出和描述为一系列的步骤或事件，但是应该理解，所示出的这些步骤或事件的顺序不应该被解释为限制意义。例如，一些步骤可以以不同顺序发生和/或与除了本文所示和/或所述步骤或事件之外的其他步骤或事件同时发生。另外，并不要求所有示出的步骤都用来实施本文所描述的一个或多个方面或实施例。此外，可在一个或多个单独的步骤和/或阶段中执行本文所述步骤的一个或多个。

在步骤302中，在衬底上方形成下部ILD层。

在步骤304中，在下部ILD层内形成下部互连层。

在步骤306中，在下部ILD层和下部互连层上方形成底部蚀刻停止层。

在步骤308中，穿过底部蚀刻停止层分别在存储区域和外围区域处形成第一和第二凹槽。

在步骤310中，在底部蚀刻停止层上方顺序形成阻挡层和底部电极前体层。

在步骤312中，执行底部电极平坦化。

在步骤314中，在即将形成伪底部电极的位置处的底部电极前体层上直接形成介电掩模。

在步骤316中，在底部电极上形成用于存储单元的电阻转换元件和顶部电极。

在步骤318中，图案化底部电极前体，以在存储单元的存储区域处形成存储单元的底部电极，并且在外围区域处形成伪结构的伪底部电极。

在步骤320中，在底部蚀刻停止层上方、沿着存储单元和伪结构的外部侧壁形成顶部蚀刻停止层。

在步骤322中，在顶部蚀刻停止层上方形成上部ILD层，并且顶部电极通孔和上部金属线形成为穿过顶部蚀刻停止层而到达顶部电极上。

图4至图12示出了截面图的一些实施例，这些截面图示出了形成集成电路器件的方法。虽然参考方法300描述了图4至图12，但是应该理解，图4至图12中公开的结构不限于这种方法，而是可以作为独立于该方法的结构而单独存在。

图4示出了对应于步骤302、304和306的截面图400的一些实施例。

如截面图400所示，对应于步骤302，在衬底101上方形成下部ILD层104。对应于步骤304，在下部ILD层104内形成下部互连层138。下部互连层138形成为具有位于逻辑区域126处的第二下部金属线103和位于存储区域124处的第一下部金属线102。在一些实施例中，下部互连层138可以设置在后端制程(BEOL)金属互连堆叠件内。下部金属互连层138可以包括下部金属通孔或下部金属线。在一些实施例中，可以通过选择性蚀刻下部ILD层104(如，氧化物、低k电介质或超低k电介质)以在下部ILD层104中形成开口，从而形成下部互连层138。然后沉积金属(如，铜、铝等)以填充该开口，并且执行平坦化工艺以去除过量的金属来形成下部互连层138。

对应于步骤306，底部蚀刻停止层106形成在下部ILD层104和下部互连层138上方。在一些实施例中，底部蚀刻停止层106可以包括氮化硅(SiN)、碳化硅(SiC)或类似的复合介电膜。在一些实施例中，可以通过汽相沉积技术(如，物理汽相沉积、化学汽相沉积等)形成底部蚀刻停止层106。

图5示出了对应于步骤308的截面图500的一些实施例。

如截面图500所示，掩模层508形成在底部蚀刻停止层106上方，以形成第一凹槽504和第二凹槽506。在一些实施例中，掩模层508可以是覆于底部蚀刻停止层上方的不含氮的抗反射层。掩模层508可以是具有与即将形成的第一和第二凹槽504、506相对应的开口的光刻胶层。使用蚀刻剂502来去除底部蚀刻停止层106的未被掩模层508覆盖的暴露部分。在一些实施例中，可以通过诸如等离子体蚀刻的干蚀刻工艺来形成第一和第二凹槽504、506。通过调节等离子体蚀刻中所使用的蚀刻剂气体的功率和流量，可以控制第一和第二凹槽504、506的轮廓。在一些实施例中，可以形成锥形或弯曲的侧壁，以有助于随后用导电材料来可靠地填充第一和第二凹槽504、506。穿过位于存储区域124且位于第一下部金属线102上方的底部蚀刻停止层106而形成第一凹槽504，而穿过位于逻辑区域126且位于第二下部金属线103上方的底部蚀刻停止层106而形成第二凹槽506。

图6示出了对应于步骤310的截面图600的一些实施例。

如截面图600所示，去除掩模层(图5的508)，并且底部电极前体层604形成在第一和第二凹槽504、506内并且延伸至底部蚀刻停止层106上方。在沉积底部电极前体层604之前，可以将扩散阻挡层602沉积在下部互连层138(如，第二下部金属线103和第一下部金属线102)上并且沿着第一和第二凹槽504、506的侧壁沉积，以防止下部互连层138与底部电极前体层604之间的扩散。在各个实施例中，底部电极前体层604可以包括金属氮化物(如，氮化钛(TiN)或氮化钽(TaN))或金属(如，钛(Ti)或钽(Ta))。

图7示出了对应于步骤312的截面图700的一些实施例。

如截面图700所示，通过诸如化学机械抛光的平坦化工艺使底部电极前体层604降低，以形成平坦的上表面702。由于与位于存储区域124处的第一下部金属线102上方的底部电极通孔706类似，伪通孔704形成在逻辑区域126处的第二下部金属线103上方，所以使对于第二下部金属线103的凹陷效应最小化，并且在平坦化之后，底部电极前体层604的厚度变得一致。

图8示出了对应于步骤314的截面图800的一些实施例。

如截面图800所示，在位于伪通孔704上方的底部电极前体层604的即将形成伪底部电极的位置上直接形成介电掩模108。在一些实施例中，掩模材料形成在底部电极前体层604上方。然后，通过光刻胶层806来图案化掩模材料。抗反射层804可以形成在光刻胶层806与掩模材料之间。在一些实施例中，可以通过汽相沉积技术(如，物理汽相沉积、化学汽相沉积等)形成介电掩模108。在一些实施例中，介电掩模108可包括氮化硅(SiN)、碳化硅(SiC)或类似的复合介电膜。

图9示出了对应于步骤316的截面图900的一些实施例。

如截面图900所示，电阻转换元件134和顶部电极136顺序地形成在底部电极前体层604上方。在一些实施例中，硬掩模层和/或光刻胶层(未示出)可以随后形成在顶部电极136上，以有助于图案化存储单元。在一些实施例中，电阻转换元件134可以包括RRAM介电层，诸如，由于其相对高阻态的金属氧化复合物(诸如，氧化铪(HfO_x)、氧化锆(ZrO_x)、氧化铝(AlO_x)、氧化镍(NiO_x)、氧化钽(TaO_x)或氧化钛(TiO_x))，以及由于其相对低阻态的金属(诸如钛(Ti)、铪(Hf)、铂(Pt)、钌(Ru)和/或铝(Al))。在一些实施例中，电阻转换元件134可以包括具有底部铁磁层、顶部铁磁层以及将该底部铁磁层与顶部铁磁层分离的隧穿阻挡层的磁性隧道结。

图10示出了对应于步骤318的截面图1000的一些实施例。

如截面图1000所示，图案化底部电极前体604，以在存储区域124处形成用于存储单元130的底部电极112，并且在逻辑区域126处形成用于伪结构132的伪底部电极114。可以根据介电掩模108和位于顶部电极136上方的附加的掩模层(未示出)来图案化底部电极前体层604。在一些实施例中，可以通过干蚀刻工艺1002来图案化伪底部电极114和底部电极112。在一些实施例中，干蚀刻工艺1002可以包括具有气体(包括CF₄、CH₂F₂、Cl₂、BCl₃和/或其他的化学物质)的化学蚀刻剂。

图11示出了对应于步骤320的截面图1100的一些实施例。

如截面图1100所示，在底部蚀刻停止层106上方，并且沿着存储单元130和伪结构132的外部侧壁形成顶部蚀刻停止层116。在一些实施例中，顶部蚀刻停止层116是由与底部蚀刻停止层106相同或不同的材料制成的共形介电衬层。顶部蚀刻停止层116可以包括氮化硅(SiN)、碳化硅(SiC)或类似的复合介电膜。在一些实施例中，可以通过汽相沉积技术(如，物理汽相沉积、化学汽相沉积等)形成顶部蚀刻停止层116。在一些实施例中，可以沿着顶部蚀刻停止层116的上表面形成保护衬层118。在一些实施例中，保护衬层118可以包括氮化硅、正硅酸乙酯(TEOS)、富含硅的氧化物(SRO)或类似的复合介电膜。在一些实施例中，可以通过汽相沉积技术(如，物理汽相沉积、化学汽相沉积等)形成保护衬层118。

图12示出了对应于步骤322的截面图1200的一些实施例。

如截面图1200所示，上部ILD层120形成在顶部蚀刻停止层116和/或保护衬层118上方。在一些实施例中，上部ILD层120可以包括通过沉积工艺(如，CVD、PECVD、PVD等)形成的氧化物层、低k介电层或超低k介电层。顶部电极通孔142和第一上部金属线122形成为穿过顶部蚀刻停止层116和/或保护衬层118，并且到达顶部电极136上。贯通孔144和第二上部金属线128形成为穿过上部ILD层120，并且到达第二下部金属线103上。在一些实施例中，可以通过双镶嵌工艺形成通孔和金属线。穿过上部ILD层120形成沟槽和通孔口，然后用导电材料(如，铜)填充沟槽和通孔口。然后执行平坦化。

应该理解，虽然在本文中通篇参考示例性的结构来论述本文所述的方法的多个方面，但那些方法并不受所述相应的结构限制。反之，方法(和结构)被视为彼此独立的且能够独立以及可以在不参考图中所描述的任何具体方面的情况下实现。另外，可以以诸如旋涂、溅射、生长和/或沉积技术等的任何适合的方式来形成本文所述的层。

同样地，基于阅读和/或理解说明书和附图，对于本领域技术人员而言可能发生等效地替换和/或修改。本文的公开内容包括这样的修改和替换并且因此通常不旨在限制。例如，尽管本文提供的图示出和描述为具有特定的掺杂类型，应当认识到，如本领域普通技术人员将认识到的可以利用可选的掺杂类型。

因此，本发明涉及一种结构和一种用于形成集成电路的方法，该集成电路具有设置在存储区域的外围区域处的伪结构。伪结构包括与存储区域的存储单元的底部电极共面的伪底部电极。伪结构还包括设置在伪底部电极上的介电掩模。伪结构的形成提供了：在平坦化存储单元的底部电极时的足够的支撑和蚀刻停止作用，并且还有助于提供统一的平坦化，以及消除逻辑区域处的金属线侵蚀。

在一些实施例中，本发明涉及一种设置在衬底上方的集成电路(IC)。IC包括衬底上方的下部层间介电(ILD)层内设置的多条下部金属线。IC还包括设置在存储区域处的ILD层和下部金属线上方的多个存储单元，存储单元包括通过电阻转换元件分离的顶部电极和底部电极。IC还包括：伪结构，直接布置在与存储区域相邻的逻辑区域处的第一下部金属线上面，并且包括伪底部电极和伪底部电极上的介电掩模。IC还包括：顶部蚀刻停止层，设置在底部蚀刻停止层上，并且沿着伪结构的侧壁向上延伸，以及位于伪结构的上表面上方。

在另一个实施例中，本发明涉及一种用于非易失性存储器件的集成电路(IC)。IC包括：存储区域，包括设置在衬底上方的多个存储单元。存储单元分别包括通过电阻转换元件分离的底部电极和顶部电极。IC还包括与存储单元相邻的周边区域和布置在周边区域处的伪结构。伪结构包括伪底部电极和介电掩模。伪底部电极具有与存储单元的底部电极的上表面横向对准的上表面。

在又一个实施例中，本发明涉及一种制造集成电路(IC)的方法。方法包括：在衬底上方形成下部层间介电(ILD)层并且在下部ILD层内形成多条下部金属线。方法还包括：在下部ILD层和多条下部金属线上方形成底部蚀刻停止层；在底部蚀刻停止层上方形成底部电极前体层；以及对底部电极前体层执行平坦化。方法还包括：图案化底部电极前体层，以在存储区域处形成用于存储单元的底部电极，并且在与存储器阵列区域相邻的周边区域处形成用于伪结构的伪底部电极。方法还包括：形成用于存储单元的电阻转换元件和顶部电极。方法还包括：在底部蚀刻停止层上方，并且沿着伪结构的伪底部电极和掩模层以及存储单元的电阻转换元件和顶部电极的侧壁形成顶部蚀刻停止层，并且顶部蚀刻停止层位于掩模层和顶部电极的上表面上方。

上面论述了若干实施例的部件，使得本领域普通技术人员可以更好地理解本发明的各个方面。本领域普通技术人员应该理解，可以很容易地使用本发明作为基础来设计或更改其他用于达到与这里所介绍实施例相同的目的和/或实现相同优点的处理和结构。本领域普通技术人员也应该意识到，这种等效构造并不背离本发明的精神和范围，并且在不背离本发明的精神和范围的情况下，可以进行多种变化、替换以及改变。