技术特征：
技术总结
本发明的实施方式抑制非选择存储串的读取干扰。实施方式的半导体存储装置具备存储串，该存储串具有第1及第2选择晶体管以及多个存储单元。在读取动作中，对源极线施加高于接地电压的第1电压，对连接在所选择的存储串的第1及第2选择栅极线，施加将第1及第2选择晶体管设为接通状态的第2电压。在读取动作的第1期间，对连接在非选择的存储串的第1选择栅极线施加第2电压，在读取动作的继第1期间之后的第2期间，对连接在非选择的存储串的第1选择栅极线施加第3电压，该第3电压高于接地电压，并且为对第1电压加上第1选择晶体管的阈值之后的电压以下。
技术研发人员：前嶋洋
受保护的技术使用者：东芝存储器株式会社
技术研发日：2016.07.20
技术公布日：2017.09.15