制造半导体结构的方法和半导体器件与流程

在半导体器件（例如功率半导体器件，诸如绝缘栅双极晶体管（IGBT）、绝缘栅场效应晶体管（IGFET）（例如金属氧化物半导体场效应晶体管（MOSFET））和双极结型晶体管（BJT））中，需要半导体结构（例如（一个或多个）电介质、（一个或多个）半导体区域或（一个或多个）金属）相对于彼此的对准来满足对电气参数的目标值和/或可靠性的要求。

期望通过提供一种在半导体本体中制造半导体结构的方法以及一种包括对准的半导体结构的半导体器件来改善半导体结构的对准。

技术实现要素：

上述目的通过独立权利要求的教导来实现。进一步的实施例在从属权利要求中被限定。

本公开涉及一种在半导体本体中制造结构的方法。该方法包括在半导体本体的第一表面之上形成第一掩模。第一掩模包括围绕第一掩模的第一部分的开口，由此将第一掩模的第一部分和第二部分分开。穿过在第一表面处的开口处理半导体本体。通过去除第一部分中的第一掩模的至少一部分同时保持第二部分中的第一掩模来增大所述开口。穿过在第一表面处的开口进一步处理半导体本体。

本公开还涉及一种半导体器件。该半导体器件包括在包含相对的第一和第二表面的半导体本体中的场电极沟槽。该半导体器件进一步包括在场电极沟槽中的场电介质。场电介质给场电极沟槽的侧表面加衬里。场电介质在第一表面和场电极沟槽的底面之间的深度的一半处的宽度沿围绕场电极沟槽的环在第一宽度和第二宽度之间变化。第一和第二宽度之间的比率大于2。

本领域技术人员在阅读了以下详细描述以及查看了附图之后将认识到附加的特征和优点。

附图说明

附图被包括用以提供对本公开的进一步理解并且被并入该说明书中和构成该说明书的一部分。这些图图示本公开的实施例并且与描述一起用来解释本公开的原理。将容易领会其他实施例和意图的优点，因为通过参考以下详细描述它们变得更好理解。

图1是图示制造半导体器件的方法的示意流程图。

图2A是根据实施例的包括场电介质的半导体器件的示意顶视图。

图2B是图2A的半导体器件沿分割线A-A’的示意横截面视图。

图3A-9B是图示用于制造根据实施例的横向IGFET的方法的顶视图和横截面视图。

具体实施方式

在下面的详细描述中，参考附图，这些附图形成了该详细描述的一部分，在这些图中作为例证示出了其中可以实践本公开的特定实施例。应当理解可以利用其他实施例，并且可以在不脱离本发明的范围的情况下做出结构或逻辑改变。例如针对一个实施例图示或描述的特征可以用在其他实施例上或者结合其他实施例使用以产生又另外的实施例。意图的是，本公开包括这种修改和变型。使用具体语言描述所述实例，这些具体语言不应被解释为限制所附权利要求的范围。附图没有按比例并且仅用于说明性目的。为清楚起见，相同的元件在不同图中由相应的参考来指明，如果没有另外说明的话。

术语"具有"、"包括"、"包含"、"含有"等是开放式的，并且所述术语指示所声明的结构、元件或者特征的存在，但并不排除附加的元件或者特征的存在。冠词“一”、“一个”和“该”意在包括复数以及单数，除非上下文另有清楚指示。

术语“电连接”描述了电连接的元件之间的永久低欧姆连接，例如所关注的元件之间的直接接触或通过金属和/或高掺杂半导体的低欧姆连接。术语“电耦合”包括适于信号传输的一个或多个居间元件可以存在于电耦合的元件之间，例如临时在第一状态提供低欧姆连接并且在第二状态提供高欧姆电解耦的元件。

附图通过在掺杂类型“n”或者“p”旁边指示“-”或“+”来说明相对掺杂浓度。例如“n-”意指比“n”掺杂区域的掺杂浓度更低的掺杂浓度，而“n+”掺杂区域具有比“n”掺杂区域更高的掺杂浓度。相同的相对掺杂浓度的掺杂区域不必要具有相同的绝对掺杂浓度。例如，两个不同的“n”掺杂区域可以具有相同或者不同的绝对掺杂浓度。

在下面描述中使用的术语“晶片”，“衬底”，“半导体本体”或者“半导体衬底”可以包括具有半导体表面的任何基于半导体的结构。晶片和结构应被理解为包括硅（Si），绝缘体上硅（SOI），蓝宝石上硅（SOS），掺杂和未掺杂的半导体，由基本半导体基础（semiconductor foundation）支撑的硅外延层，和其他半导体结构。半导体不需要是基于硅的。半导体也可以是硅锗（SiGe），锗（Ge）或者砷化镓（GaAs）。根据其他实施例，碳化硅（SiC）或氮化镓（GaN）可以形成半导体衬底材料。

如在本说明书中使用的术语“水平”意在描述与半导体衬底或本体的第一或主表面基本上平行的取向。这可以是例如晶片或者半导体管芯的表面。

如在本说明书中使用的术语“垂直”意在描述被基本上布置为垂直于半导体衬底或本体的第一表面的取向（即平行于该第一表面的法线方向）。

在本说明书中，半导体衬底或半导体本体的第二表面被认为是由半导体衬底的下部或背面或后表面形成的，而第一表面被认为是由半导体衬底的上部、正面或主表面形成的。因此如本说明书中使用的术语“在……之上”和“在……之下”描述了一结构特征对另一结构特征的相对位置。

在该说明书中，实施例被示为包括p和n掺杂的半导体区域。可替换地，可以利用相反的掺杂关系来形成半导体器件，使得所示的p掺杂区域是n掺杂的并且所示的n掺杂区域是p掺杂的。

半导体器件可以具有终端接触，例如接触焊盘（或电极），其允许与半导体本体中包括的分立半导体器件或集成电路形成电接触。电极可以包括一个或多个电极金属层，其被施加到半导体芯片的半导体材料。电极金属层可以利用任何期望的几何形状和任何期望的材料组分来制造。电极金属层可以例如采用覆盖一区域的层的形式。任何期望的金属，例如Cu, Ni, Sn, Au, Ag, Pt, Pd以及这些金属中的一个或多个的合金，可以用作所述材料。（一个或多个）电极金属层不需要是同质的或仅由一种材料制造的，也就是说，在（一个或多个）电极金属层中包含的各种组分和浓度的材料是可能的。作为实例，电极层可以被定尺寸成足够大以与线接合。

在本文公开的实施例中，施加一个或多个传导层，尤其是导电层。应当领会，任何如“形成”或“施加”的这样的术语都意味着从字面上覆盖施加层的所有种类和技术。特别地，它们意味着覆盖其中多层作为整体被一次施加的技术（比如例如层压技术）以及其中多层以顺序的方式被沉积的技术，比如例如溅射、镀敷、模塑、CVD（化学气相沉积）、物理气相沉积（PVD）、蒸发、混合物理-化学气相沉积（HPCVD）等等。

施加的传导层除其他以外可以包括下述中的一个或多个：金属（例如Al、Cu或Sn或其合金）层、导电胶层以及接合材料层。该金属层可以是同质层。导电胶可以包括分布在可蒸发的或可固化的聚合物材料中的金属粒子，其中该胶可以是流动的、粘性的或蜡质的。该接合材料可以被施加以将半导体芯片电连接和机械连接到例如载体或连接到例如接触夹。可以使用软焊接材料或者尤其是能够形成扩散焊料接合的焊接材料，例如焊接材料包括下述中的一个或多个：Sn, SnAg, SnAu, SnCu, In, InAg, InCu和InAu。

切割工艺可以用于将晶片分成各个芯片。可以应用任何用于切割的技术，例如刀片切割（锯切）、激光切割、刻蚀等。半导体本体，例如半导体晶片，可以通过下述来被切割：将半导体晶片施加到条带（尤其是切割条带）上，例如根据上面提到的技术中的一个或多个将切割图案（尤其是矩形图案）施加到半导体晶片，以及例如沿着该条带的平面内的四个正交方向拉动该条带。通过拉动该条带，半导体晶片变得被分成多个半导体管芯（芯片）。

图1是图示在半导体本体中制造半导体结构的方法100的示意流程图。

将领会的是，尽管方法100在下面被示为和描述为一系列动作或事件，但是这些动作或事件的所示排序不应以限制性的意义来解释。例如，一些动作可以以不同的次序发生和/或与除了本文所示和/或所描述的那些之外的其他动作或事件同时发生。另外，并不是所有示出的动作都可能是实施本文公开的实施例的一个或多个方面所要求的。而且，本文描绘的动作中的一个或多个可以在一个或多个分开的动作和/或阶段中来执行。

过程特征S100包括在半导体本体的第一表面之上形成第一掩模，该第一掩模包括围绕第一掩模的第一部分的开口，由此将第一掩模的第一部分和第二部分分开。

过程特征S110包括穿过在第一表面处的开口处理半导体本体。

过程特征S120包括通过去除第一部分中的第一掩模的至少一部分同时保持第二部分中的第一掩模来增大所述开口。

过程特征S130包括穿过在第一表面处的开口进一步处理半导体本体。

该方法允许内部结构相对于围绕该内部结构的外部结构的改善的对准。

在一些实施例中，该开口在第一表面处构成环，并且该环在第一表面处的宽度在第一宽度和第二宽度之间变化，第一和第二宽度之间的比率大于2，或者大于3，或者甚至大于5。在一些实施例中，第一和第二宽度在50nm和10µm之间变动。在一些实施例中，该环包括第一段和第二段，其中该开口沿该环的宽度在第一段中的轮廓等于该开口沿该环的宽度在第二段中的轮廓。

在一些实施例中，增大该开口的过程包括完全去除第一部分中的第一掩模。

在一些实施例中，增大该开口的过程进一步包括在第一掩模之上形成第二掩模，第二掩模覆盖第一掩模的第二部分并且在第一部分中的第一掩模的至少一部分之上包括开口。可以例如通过选择性刻蚀工艺去除第一部分中的第一掩模的所述至少一部分之上的所述开口区域中的第一掩模，留下下面的材料，例如未被损伤的半导体本体的材料。

在一些实施例中，穿过在第一表面处的开口处理半导体本体包括在半导体本体中形成第一沟槽并且利用第一材料填充第一沟槽。

在一些实施例中，利用第一材料填充沟槽的过程包括形成第一电介质并且利用第一材料填充第一沟槽的至少80%，并且其中第一材料在第一表面上的投影构成环，第一材料在第一表面和第一沟槽的底面之间的深度的一半处的宽度沿该环在第一宽度和第二宽度之间变化，第一和第二宽度之间的比率大于2。

在一些实施例中，穿过在第一表面处的开口进一步处理半导体本体包括在半导体本体中形成第二沟槽。

在一些实施例中，利用第二材料给第二沟槽的侧壁加衬里。在一些实施例中，第二材料直接形成在第一材料上。第一电介质可以是包括硅的氧化物的场电介质。在一些实施例中，第二电介质形成在第二沟槽的底面处并且与第一电介质材料直接接触，以及导电材料形成在第二沟槽中。在一些实施例中，栅极沟槽形成在距第二沟槽的一横向距离处，并且栅极电介质和栅电极形成在栅极沟槽中。源极接触和漏极接触可以形成在第一表面处，其中源极接触、栅极沟槽、第二沟槽和漏极接触可以沿第一横向方向连续布置。

在一些实施例中，形成源极接触和漏极接触中的至少一个包括在半导体本体中形成接触沟槽。

在一些实施例中，形成栅极沟槽包括形成沿不同于第一横向方向的第二横向方向连续布置的多个栅极沟槽，并且其中第一掩模包括沿第二横向方向布置的多个开口和第一部分。

图2A是图示根据实施例的在半导体本体204中包括场电介质202的半导体器件的示意顶视图200。图2B是沿图2A的线分割线A-A’的横截面视图201。

该半导体器件包括在包含相对的第一和第二表面207, 208的半导体本体204中的场电极沟槽206。场电介质202形成在场电极沟槽206中。场电介质202给场电极沟槽206的侧表面210加衬里。场电介质202在第一表面207和场电极沟槽206的底面214之间的深度d的一半处的宽度沿环绕场电极沟槽206的环212在第一宽度w1和第二宽度w2之间变化，第一宽度和第二宽度之间的比率w1/w2大于2。在一些其他实施例中，第一宽度和第二宽度之间的比率w1/w2大于3，或者甚至大于5。

在一些实施例中，场电极沟槽206沿第一横向方向x具有最大横向尺寸lmax，并且场电介质202在第一表面207和场电极沟槽206的底面214之间的深度d的一半处的宽度沿该横向尺寸lmax的至少50%在侧表面210处稳定地增加。

在一些实施例中，半导体器件的场电极沟槽206包括作为场电极沟槽206的在第一横向方向x上的端部的相对的第一和第二正面216, 217。场电介质202在第一表面207和场电极沟槽206的底面214之间的深度d的一半处的在第一和第二正面216, 217处的宽度的比率大于2。

在一些实施例中，该半导体器件的场电极沟槽206沿第一横向方向x具有最大横向尺寸lmax。场电介质202在场电极沟槽206的底面214处的厚度t沿该横向尺寸lmax的至少50%是恒定的。

在一些实施例中，该半导体器件进一步包括在距场电极沟槽的一横向距离处的栅极沟槽，该栅极沟槽包括栅极电介质和栅电极。该半导体器件可以进一步包括在第一表面处的源极接触和漏极接触，其中源极接触、栅极沟槽、场电极沟槽和漏极接触沿第一横向方向x连续布置。

在一些实施例中，栅极沟槽沿不同于第一横向方向x的第二横向方向y连续布置多次，并且场电极沟槽206沿第二横向方向y连续布置多次。第一和第二横向方向x,y可以相互垂直，或者可以以例如小于90°的角度布置。

在一些实施例中，源极接触和漏极接触中的至少一个包括在半导体本体204中的接触沟槽。

图3A-9B是用于图示制造半导体器件的方法的半导体本体304的示意顶视图和横截面视图。

半导体本体304的示意顶视图300在图3A中图示，并且沿图3A的分割线B-B’的示意横截面视图301在图3B中图示。示意顶视图300是在由图3B中的短划线330指示的垂直级别处获取的。

第一掩模320形成在半导体本体304的第一表面307之上。第一表面307与第二表面308相对。作为实例，第一表面307可以是半导体本体304的前表面，并且第二表面308可以是半导体本体304的后表面。半导体本体可以例如通过使用焊料或无焊料连接技术经由后表面安装在载体（例如芯片的引线框）上。

可以通过光刻图案化掩模材料，例如通过图案化例如硬掩模材料和/或抗蚀剂材料，来形成第一掩模320。硬掩模材料的实例包括诸如氮化物（例如氮化硅）、氧化物（例如氧化硅）、碳、多晶硅及其任何组合（例如材料组合的层堆叠）之类的材料。构成掩模材料的材料或材料组合可以被选择以便当去除或图案化掩模材料时实现对下面材料的选择性。第一掩模320包括围绕第一掩模320的第一部分3201的开口322，由此将第一掩模320的第一部分3201和第二部分3202分开。开口322在第一表面307处构成环，其在第一掩模320的第一部分3201周围延伸。

在第一表面307处穿过开口322通过各向异性刻蚀工艺去除半导体本体304的材料来处理半导体本体304，由此在半导体本体304中形成第一沟槽324。第一沟槽324也被形成为环。各向异性刻蚀可以被执行为例如干法刻蚀，诸如反应离子刻蚀。

参考图4A中所示的半导体本体304的示意顶视图400和沿图4A的分割线B-B’的示意横截面视图401，第一沟槽324被填充有第一材料326。在一些实施例中，第一材料326例如是电介质，例如硅的氧化物，诸如热氧化物和/或原位水汽生成的氧化物（ISSG）和/或原硅酸四乙酯（TEOS）硅氧化物。第一材料326可以被选择使得半导体本体304的材料可以以相对于例如第一材料的高选择性被刻蚀。

在一些实施例中，第一沟槽324的至少80%被填充有第一材料326，其中第一材料326在第一表面307上的投影构成环。第一材料在第一表面307和第一沟槽324的底面之间的深度d的一半处的宽度沿所述环在第一宽度和第二宽度之间变化，第一宽度和第二宽度之间的比率大于2。

参考图5A中所示的半导体本体304的示意顶视图500和沿图5A的分割线B-B’的示意横截面视图501，通过去除第一部分3201中的第一掩模320同时保持第二部分3202中的第一掩模320来增大开口322。在一些其他实施例中，部分地去除第一部分3201中的第一掩模320。增大开口322的过程可以包括在第一掩模320上形成第二掩模332，第二掩模332覆盖第一掩模320的第二部分3202并且在第一部分3201中的第一掩模320的至少一部分之上包括开口。例如通过刻蚀工艺穿过第二掩模332的开口去除第一部分中第一掩模320的未被覆盖的部分。

参考图6A中所示的半导体本体304的示意顶视图600和沿图6A的分割线B-B’的示意横截面视图601，第二沟槽334形成在已经预先去除第一掩模320的区域中的半导体本体304中。第二沟槽334被填充有第一材料326的第一沟槽324围绕。第一和第二沟槽324, 334的深度可以相等或稍有不同。第二沟槽334可以例如通过刻蚀工艺，例如通过干法刻蚀工艺（诸如反应离子刻蚀）形成。

参考图7A中所示的半导体本体304的示意顶视图700和沿图7A的分割线B-B’的示意横截面视图701，利用第二材料336给第二沟槽334的侧壁加衬里。第二材料336可以直接形成在第一材料326上。第二材料336可以通过例如间隔物刻蚀工艺形成。在一些实施例中，第二材料是电介质材料，例如不同于第一材料的电介质材料。在一些实施例中，第一材料包括硅的氧化物，并且第二材料包括硅的氮化物。

参考图8A中所示的半导体本体304的示意顶视图800和沿图8A的分割线B-B’的示意横截面视图801，第三材料338形成在第二沟槽334的底面处。在一些实施例中，第三材料是电介质材料，例如热氧化物。由硅制成的半导体本体的热氧化工艺可能导致在硅的未被覆盖的部分处，例如在第二沟槽334的底面处和在第一表面307处形成热氧化物，而在半导体本体304的其他部分处，例如在被第二材料336覆盖的第二沟槽334的侧壁处可以抑制热氧化。在形成第三材料之后，可以去除第二材料336。第一和第三材料326, 338可以构成例如场电介质。

参考图3A-8B示出的过程连同在上面参考图3A-8B描述的过程之前、之间、之后或与其一起执行的多个另外的过程可以被执行用于制造如在图9A中的半导体本体304的示意顶视图900中和在沿图9A的分割线B-B’的示意横截面视图901中所示的半导体器件。

第四材料339，例如导电材料，诸如高掺杂的多晶硅和/或金属，可以形成在第二沟槽334中并且构成场电极沟槽中的场电极。包括第一和第三材料326, 338的场电介质将场电极与半导体本体304的周围部分电隔离。

半导体本体304可以包括半导体衬底3401和在半导体衬底上的外延层3402。高掺杂的掩埋层3403可以布置在半导体衬底3401和外延层3402之间。

包括栅极电介质341和栅电极342的栅极沟槽340可以形成在距第二沟槽334的一横向距离处。栅极电介质341和栅电极342还可以形成在第一表面307处的半导体本体304上，由此给形成在半导体本体304中的鳍状物的侧壁和顶面加衬里。

体区域345可以形成在外延层3402中，该体区域具有不同于外延层3402的导电类型的导电类型。导电沟道区域可以例如通过向栅电极342施加电压形成在与栅极电介质341的界面处的体区域345的顶面处。

源极沟槽接触和漏极沟槽接触347, 348可以形成在第一表面307处。源极沟槽接触和漏极沟槽接触347, 348的材料可以包括（一个或多个）高掺杂的半导体材料，例如高掺杂的多晶硅和/或（一个或多个）金属。高掺杂的源极/体接触区域350可以位于源极沟槽接触347和体区域345之间，用于减小在其间的接触电阻。可替换地或者另外，高掺杂的源极/体接触区域还可以位于第一表面307处，例如中断沿垂直于图9B的绘图平面的方向延伸的源极区域。高掺杂的源极区域346可以邻接源极沟槽接触347。高掺杂的漏极接触区域352可以位于漏极沟槽接触348和外延层3402之间，用于减小在其间的接触电阻。源极沟槽接触347可以电连接到源极端子S。漏极沟槽接触348可以电连接到漏极端子D。栅电极342可以电连接到栅极端子G。由第四材料339形成的场电极可以电连接到例如场板端子FP，其可以与当前端子之一（诸如源极端子S）相同。

短划线349指示栅极沟槽340在图9B中所示的横截面之前或之后的横截面平面内的边界。

源极沟槽接触347、栅极沟槽340、场电极沟槽和漏极沟槽接触348沿第一横向方向x连续布置。

在一些实施例中，沿不同于第一横向方向x的第二横向方向y连续布置的多个栅极沟槽340可以大于沿第二横向方向y连续布置的多个场电极沟槽。

在一些实施例中，场电极沟槽中的每一个沿第一横向方向x的第一尺寸l1大于栅极沟槽340中的每一个沿第一横向方向x的第二尺寸l2。第一电极沟槽之间的半导体本体304的一部分可以构成例如漏极延伸区域。

在一些实施例中，场电介质在场电极沟槽的侧壁处的最小厚度等于或大于栅极电介质341在栅极沟槽340中的厚度。

在一些实施例中，场电极沟槽的深度大于栅极沟槽340的深度。该深度可以是分别在第一表面307与栅极沟槽和场电极沟槽的底面之间测量的。

在一些实施例中，该半导体器件是功率Fin IGFET，诸如功率FinFET。

参考图1描述的方法可以应用于任何种类的结构，其中内部结构和环绕该内部结构的外部结构将相对于彼此对准。除了在沟槽的侧壁处包含变化的横向宽度的（一个或多个）沟槽电介质之外，BJT的发射极区域还可以例如相对于基极区域对准。

尽管在本文描述的不同实施例中被提供用于类似目的的半导体区域可以由相同的参考数字表示，但是尺寸和掺杂浓度在不同实施例之间可以不同。

虽然本文已经图示和描述了特定实施例，但本领域普通技术人员将认识到，在不脱离本发明的范围的情况下，多种替换和/或等效实施方式可替代所示出和描述的特定实施例。本申请意在涵盖本文所讨论的特定实施例的任何改编或变型。因此，意图的是，本发明仅由权利要求及其等同物限定。