半导体装置以及半导体装置的制造方法与流程

技术领域

本发明涉及半导体装置以及半导体装置的制造方法，特别是涉及功率用半导体装置。

背景技术：

以往，具有由栅电极、栅绝缘膜、以及半导体层的层叠构造构成的所谓MOS(Metal-Oxide-Semiconductor，金属氧化物半导体)构造的半导体装置被广泛用作功率用半导体装置。

例如如专利文献1公开的那样，还在发射极电极与层间绝缘膜之间形成含有氮的势垒金属层来降低处于发射极区域的下侧的基极区域的夹置电阻(pinch resistance)等施以各种改良。

现有技术文献

专利文献

专利文献1：日本特开2002-184986号公报

技术实现要素：

发明所要解决的技术问题

但是，本申请发明人发现了在上述那样的半导体装置、特别是碳化硅半导体装置中，由于对栅电极施加电压、特别是负偏置而其阈值电压随时间而变化这样的问题。另外，在本申请发明的工作的记载部分中对其进行详述。

本发明是为了解决该问题而完成的，其目的在于提供一种能够抑制阈值电压的随时间变化的半导体装置以及半导体装置的制造方法。

解决技术问题的技术方案

本发明的一个方式所涉及的半导体装置，其特征在于，具备：第1导电类型的碳化硅半导体基板；第1导电类型的漂移层，形成于所述碳化硅半导体基板上；第2导电类型的第1阱区域，在所述漂移层表层相互离开地形成而构成多个元件单元；栅绝缘膜，至少在所述漂移层以及各所述第1阱区域上跨越地形成；栅电极，选择性地形成于所述栅绝缘膜上；源极接触孔，贯通所述栅绝缘膜，到达至各所述第1阱区域内部；以及压缩应力残留层，形成于所述源极接触孔的至少侧面，且残留压缩应力。

另外，本发明的另一方式所涉及的半导体装置，其特征在于，具备：第1导电类型的碳化硅半导体基板；第1导电类型的碳化硅漂移层，形成于所述碳化硅半导体基板上；第2导电类型的第1阱区域，在所述碳化硅漂移层表层相互离开地形成而构成多个元件单元；栅绝缘膜，至少在所述碳化硅漂移层以及各所述第1阱区域上跨越地形成；栅电极，选择性地形成于所述栅绝缘膜上；源极接触孔，贯通所述栅绝缘膜，到达至各所述第1阱区域内部；以及压缩应力残留层，形成于所述源极接触孔的至少侧面，且残留压缩应力，其中所述压缩应力残留层还形成于所述源极接触孔的底面，还具备覆盖所述栅绝缘膜和所述栅电极而形成的层间绝缘膜，所述压缩应力残留层还形成于所述层间绝缘膜上表面，所述压缩应力残留层由包括Ti的1层以上的层叠膜构成。

另外，本发明的半导体装置的制造方法是上述半导体装置的制造方法，其特征在于，具备以到达至所述源极区域内部的、距所述漂移层表层的深度深于5nm的深度的方式对所述源极接触孔进行蚀刻形成的工序。

发明效果

根据本发明的一个方式所涉及的半导体装置，具备：第1导电类型的碳化硅半导体基板；第1导电类型的漂移层，形成于所述碳化硅半导体基板上；第2导电类型的第1阱区域，在所述漂移层表层相互离开地形成而构成多个元件单元；栅绝缘膜，至少在所述漂移层以及各所述第1阱区域上跨越地形成；栅电极，选择性地形成于所述栅绝缘膜上；源极接触孔，贯通所述栅绝缘膜，到达至各所述第1阱区域内部；以及压缩应力残留层，形成于所述源极接触孔的至少侧面，且残留压缩应力，从而能够抑制栅电极中的阈值电压的随时间的变化。

另外，本发明的另一方式所涉及的半导体装置，具备：第1导电类型的碳化硅半导体基板；第1导电类型的碳化硅漂移层，形成于所述碳化硅半导体基板上；第2导电类型的第1阱区域，在所述碳化硅漂移层表层相互离开地形成而构成多个元件单元；栅绝缘膜，至少在所述碳化硅漂移层以及各所述第1阱区域上跨越地形成；栅电极，选择性地形成于所述栅绝缘膜上；源极接触孔，贯通所述栅绝缘膜，到达至各所述第1阱区域内部；以及压缩应力残留层，形成于所述源极接触孔的至少侧面，且残留压缩应力，其中所述压缩应力残留层还形成于所述源极接触孔的底面，还具备覆盖所述栅绝缘膜和所述栅电极而形成的层间绝缘膜，所述压缩应力残留层还形成于所述层间绝缘膜上表面，所述压缩应力残留层由包括Ti的1层以上的层叠膜构成，从而能够抑制栅电极中的阈值电压随时间变化。

另外，根据本发明的半导体装置的制造方法，具备以到达至所述源极区域内部的、距所述漂移层表层的深度深于5nm的深度的方式对所述源极接触孔进行蚀刻形成的工序，从而在栅绝缘膜和半导体面的接触面的下层以及上层范围配置压缩应力残留层，能够通过该残留应力，使栅绝缘膜和半导体面在主面垂直方向上分离。

本发明的目的、特征、方面、以及优点通过以下的详细的说明和附图将更加明确。

附图说明

图1是示意地表示本发明的实施方式1中的半导体装置的俯视图。

图2是示意地表示本发明的实施方式1中的半导体装置的俯视图。

图3是示意地表示本发明的实施方式1中的半导体装置的一部分的剖面的剖面图。

图4是示意地表示本发明的实施方式1中的半导体装置的一部分的剖面的剖面图。

图5是用于说明本发明的实施方式1中的半导体装置的制造工序的示意地表示功率用半导体装置的一部分的剖面图。

图6是用于说明本发明的实施方式1中的半导体装置的制造工序的示意地表示功率用半导体装置的一部分的剖面图。

图7是表示溅射压力与所得到的Ti膜的应力的关系的图。

图8是示意地表示本发明的实施方式2中的半导体装置的一部分的剖面的变形图。

图9是示意地表示本发明的实施方式3中的半导体装置的一部分的剖面的变形图。

图10是示意地表示本发明的实施方式4中的功率用半导体装置的一部分的剖面的变形图。

图11是表示半导体装置的阈值电压的时间变动的图。

图12是表示半导体装置的阈值电压的时间变动的图。

(符号说明)

10、101、102：源极焊盘；11：栅极焊盘；12、103、104：栅极布线；13：漏电极；20：半导体基板；21：漂移层；30：栅绝缘膜；31：场绝缘膜；32：层间绝缘膜；40：JTE区域；41：第1阱区域；42：第2阱区域；46：第1阱接触区域；47：第2阱接触区域；50：栅电极；61：源极接触孔；62：阱接触孔；64：栅极接触孔；71：欧姆电极；72：背面欧姆电极；80：源极区域；81：场阻断区域(field stopper region)；90、92：压缩应力残留层；91：插塞；100：单一层。

具体实施方式

<A.实施方式1>

<A-1.结构>

图1是从上面观察的本发明的半导体装置的平面示意图。在本实施方式中，特别作为功率用半导体装置，以在基板中使用了碳化硅的MOSFET(Metal-Oxide-Semiconductor Field-Effect Transistor，金属氧化物半导体场效应晶体管)为例子而示出。

在图1中，在功率用半导体装置的上表面的中央部中，设置了源极焊盘10。在从上面观察的源极焊盘10的一侧，设置了栅极焊盘11。另外，以从栅极焊盘11延伸而包围源极焊盘10的方式，设置了栅极布线12。

源极焊盘10与在源极焊盘10的下部的单元区域中设置多个的元件单元(MOSFET)各自的源电极电连接。

栅极焊盘11以及栅极布线12与元件单元的栅电极电连接。于是，将从外部的控制电路供给的栅极电压施加到元件单元的栅电极。

图2是从上部透视的比图1所示的功率用半导体装置的源极焊盘10(虚线所示)以及栅极焊盘11(未图示)等存在的层更下部的层的平面示意图。

在图2中，在图1所示的源极焊盘10的下部层的周围，贯通未图示的层间绝缘膜而形成了阱接触孔62。在阱接触孔62的更下部，形成了由p型的碳化硅构成的第2阱区域42。

在阱接触孔62以及第2阱区域42中俯视时被包围的内侧的区域(即，源极焊盘10的下部层)中，设置了相互离开地设置有多个上述元件单元的单元区域。在单元区域中，在未图示的层间绝缘膜形成的多个源极接触孔61、以及各个源极接触孔61的下部，形成了由p型的碳化硅构成的第1阱区域41。

在第2阱区域42的上部的一部分中形成了未图示的栅电极，贯通层间绝缘膜而形成了作为对栅极焊盘11(参照图1)以及栅极布线12(参照图1)和栅电极进行电连接的孔的栅极接触孔64。

图3是示意地表示图2的平面示意图的A-A’部分的剖面的图，图4是示意地表示图2的平面示意图的B-B’部分的剖面的图。

在图3中，在作为第1导电类型的n型且由低电阻的碳化硅构成的半导体基板20上，形成了由n型的碳化硅构成的漂移层21。

在漂移层21表层，形成了作为第2导电类型的p型且由碳化硅构成的第1阱区域41。另外，在单元区域，相互离开地配置有多个第1阱区域41(参照图2)。

在第1阱区域41表层，部分地形成有源极区域80，进而以俯视时被源极区域80包围的方式，形成了第1阱接触区域46。

在包括第1阱区域41以及源极区域80的漂移层21上，形成栅绝缘膜30。除第1阱接触区域46上及其周边以外，形成栅绝缘膜30。

进而，在栅绝缘膜30上的、与包括源极区域80的一部分以及第1阱区域41的漂移层21对应的区域，形成栅电极50。另外，栅绝缘膜30由例如二氧化硅构成。

覆盖栅绝缘膜30以及栅电极50而形成层间绝缘膜32。然后，为了在第1阱接触区域46上及其周边(跨越源极区域80的区域)形成贯通了层间绝缘膜32的源极接触孔61，而形成源极焊盘10。源极接触孔61以掘入源极区域80以及第1阱接触区域46而到达至其内部的方式形成，在其底面，形成欧姆电极71。

另外，在源极接触孔61的侧面、即源极焊盘10的侧面或者层间绝缘膜32的侧面，形成压缩应力残留层90。压缩应力残留层90是压缩应力残留的层，在工作的记载部分中对由该应力起到的作用进行详述。

另一方面，在半导体基板20的背面，隔着背面欧姆电极72，形成了漏电极13。

在图4中，在右侧(对应于单元区域)示出的单位构造(元件单元)与图3所示的构造相同，位于其左侧的构造成为俯视时包围单元区域的构造。另外，位于左侧的构造不是必需的结构。

在作为第1导电类型的n型且由低电阻的碳化硅构成的半导体基板20上，形成了由n型的碳化硅构成的漂移层21。

在漂移层21表层，设置了作为第2导电类型的p型且由碳化硅构成的第2阱区域42。第2阱区域42是以与第1阱区域41隔开规定间隔而形成并包围单元区域的方式配置的。在第2阱区域42表层，形成了第2阱接触区域47。

另外，在漂移层21表层，以包围第2阱区域42的方式形成了JTE区域40(参照图2)，进而以离开地包围该JTE区域40的方式，形成了场阻断区域81(参照图2)。

从单元区域上到第2阱区域42上形成栅绝缘膜30，在从第2阱区域42上跨越到场阻断区域81上的区域中，以俯视时包围栅绝缘膜30的方式，形成场绝缘膜31。在栅绝缘膜30上的一部分形成栅电极50，栅电极50跨越至场绝缘膜31上而形成。

以除了源极接触孔61、阱接触孔62、以及栅极接触孔64的方式，从单元区域跨越到场阻断区域81，形成层间绝缘膜32。即，贯通层间绝缘膜32地形成各孔。

源极焊盘10在掘入源极区域80以及第1阱接触区域46的源极接触孔61中贯通层间绝缘膜32，在其底面，形成欧姆电极71。另外，在源极接触孔61的侧面、即源极焊盘10的侧面，形成压缩应力残留层90。

另外，源极焊盘10在掘入第2阱接触区域47的阱接触孔62中贯通层间绝缘膜32，在其底面中，形成欧姆电极71。另外，在阱接触孔62的侧面、即源极焊盘10的侧面中，也形成压缩应力残留层90。

因此，经由源极接触孔61以及阱接触孔62，第1阱区域41和第2阱区域42相互电连接。

栅极布线12在栅极接触孔64中贯通层间绝缘膜32，与栅电极50连接。另外，在栅极接触孔64的侧面、即栅极布线12的侧面，能够形成压缩应力残留层90，但也可以不形成。

另一方面，在半导体基板20的背面中，隔着背面欧姆电极72，形成了漏电极13。

<A-2.制造方法>

接下来，使用图5以及图6，说明本发明的半导体装置的制造方法。图5以及图6是特别说明功率用半导体装置的制造工序的示意地表示功率用半导体装置的一部分的剖面图。

在图5以及图6的每一个中，(a)对应于图2的A-A’剖面部，(b)对应于图2的B-B’剖面部。

首先，在n型且低电阻的碳化硅的半导体基板20(第1主面)上，通过化学气相沉积(Chemical Vapor Deposition：CVD)法，以1×10¹³cm^-3～1×10¹⁸cm^-3的n型杂质浓度，使4～200μm的厚度的由碳化硅构成的漂移层21外延生长。

此处，作为上述碳化硅的半导体基板20，使用第1主面的面取向为(0001)面且具有4H的多型、并相对c轴方向倾斜了8°以下的基板，但也可以是其他面取向、多型、倾斜角度，并且，也可以不倾斜。

接下来，如图5(a)以及(b)所示，在漂移层21表层的规定位置，通过离子注入法形成p型的第1阱区域41、p型的第2阱区域42、p型的JTE区域40、进而n型的源极区域80、n型的场阻断区域81、进而p型的第1阱接触区域46、p型的第2阱接触区域47。作为离子注入的p型杂质，Al(铝)或者B(硼)是优选的，作为离子注入的n型杂质，N(氮)或者P(磷)是优选的。另外，关于离子注入时的半导体基板20的加热，可以不积极地进行，或者可以以200～800℃进行加热。

需要将第1阱区域41以及第2阱区域42各自的深度设定为不比作为外延晶体成长层的漂移层21的底面更深，例如，设为0.3～2μm的范围的值。另外，第1阱区域41以及第2阱区域42各自的p型杂质浓度被设定为比漂移层21的杂质浓度高、并且在1×10¹⁵cm^-3～1×10¹⁹cm^-3的范围内。

关于源极区域80的深度，设定为其底面不超过第1阱区域41的底面，其n型杂质浓度设定为比第1阱区域41的p型杂质浓度更高、并且在1×10¹⁷cm^-3～1×10²¹cm^-3的范围内。

关于场阻断区域81，通过与源极区域80同样的条件形成即可。

但是，也可以仅限漂移层21的最表面附近，为了提高MOSFET的沟道区域中的导电性，使第1阱区域41以及第2阱区域42各自的p型杂质浓度低于漂移层21的n型杂质浓度。

第1阱接触区域46以及第2阱接触区域47分别在之间夹着欧姆电极71，为了得到第1阱区域41以及第2阱区域42和源极焊盘10的良好的电气性接触而设置，优选设定为比第1阱区域41以及第2阱区域42的p型杂质浓度更高的浓度的杂质浓度。

另外，在对这些高浓度的杂质进行离子注入时，为了使第1阱接触区域46以及第2阱接触区域47成为低电阻化，优选将半导体基板20加热至150℃以上来进行离子注入。

接下来，在Ar(氩)气或者氮气等惰性气体环境中、或者真空中，在1500～2200℃的温度范围，以0.5～60分钟的范围的时间，进行退火，使离子注入了的杂质电气地活性化。在进行该退火时，也可以在用碳膜覆盖了半导体基板20以及在形成于此的膜的状态下进行退火。通过用碳膜覆盖来进行退火，能够防止由于退火时的装置内的残留水分、残留氧等而在碳化硅表面发生粗糙。

接下来，通过对如上所述离子注入了的漂移层21表面进行牺牲氧化而形成热氧化膜，并通过用氢氟酸去除该热氧化膜，来去除离子注入了的漂移层21的表面变质层而使清洁的面露出。

接下来，使用CVD法、光刻技术等，在与上述单元区域大致对应的位置以外的区域中，形成膜厚为0.5～2μm左右的二氧化硅膜(场绝缘膜31)。此时，在整个面形成了例如场绝缘膜31之后，通过光刻、蚀刻等去除与单元区域大致对应的位置的场绝缘膜31即可。

接下来，在以单元区域为中心的活性区域，使用热氧化法或者沉积法，形成厚度比场绝缘膜31小、例如厚度是场绝缘膜31的1/10左右的由二氧化硅膜构成的栅绝缘膜30。

作为栅绝缘膜30的膜厚，是30nm以上300nm以下即可，更优选为是50nm以上150nm以下即可。另外，该膜厚值依赖于以多大的栅极电压以及栅极电场使MOSFET驱动(进行开关工作)，优选作为栅极电场(对栅绝缘膜30施加的电场)为3MV/cm以下的大小即可。

接下来，如图6(a)以及(b)所示，在栅绝缘膜30以及场绝缘膜31上，使用CVD法、光刻技术等，在规定的部位形成多晶硅材料的栅电极50。该栅电极中使用的多晶硅优选包含P、B而成为低电阻。P、B既可以在多晶硅的成膜中导入，也可以在成膜之后通过离子注入法等导入。另外，栅电极50也可以是多晶硅和金属的多层膜、或者多晶硅和金属硅化物的多层膜。

另外，栅电极50的最外端面也可以配置为处于场绝缘膜31上。由此，能够防止由于利用干法蚀刻处理的端面的过蚀刻而在端面露出的栅绝缘膜30的质量劣化。

接下来，在栅电极50上，通过CVD法等沉积法形成由二氧化硅膜构成的层间绝缘膜32。接下来，使用光刻技术以及干法蚀刻技术，去除成为源极接触孔61以及阱接触孔62的部位的层间绝缘膜32。

进而，通过干法蚀刻掘入源极接触孔61下的层(第1阱接触区域46上及其周边)。该工序既可以作为与层间绝缘膜32的蚀刻独立的工序进行，也可以原样地使用相同的装置以及相同的蚀刻气体连续地进行。如果作为独立的工序进行，则通过改变蚀刻气体，能够选择分别最适合于层间绝缘膜32的蚀刻、源极接触孔61下的层的蚀刻的蚀刻气体、蚀刻条件，能够期待削减蚀刻时间、提高再现性等。另一方面，在连续蚀刻的情况下，能够削减向蚀刻装置的搬入、搬出的时间。

关于干法蚀刻的量，优选从半导体层的表层起深于5nm、且比源极区域80以及第1阱接触区域46更浅。深于5nm的原因在于，在源极接触孔61底面，形成了作为欧姆电极71的硅化物时，其硅化物表面成为比沟道部表面更深的位置。

一般，在硅化物形成中，需要10nm以上的镍的沉积、和之后的热处理，但硅化物反应成为沉积的镍和其下面的层(碳化硅)搀混的反应，所以镍硅化物的表面位于从沉积前的碳化硅表面起高出所沉积的镍的大致一半的膜厚量的位置。因此，优选将接触底的碳化硅预先蚀刻至比5nm更深。

优选比源极区域80以及第1阱接触区域46更浅的原因在于，防止接触部的源极区域80以及第1阱接触区域46消失而使接触电阻变高。

接下来，进行利用溅射法等的以Ni为主成分的金属膜的形成，接下来，进行600～1100℃的温度的热处理，使以Ni为主成分的金属膜和碳化硅层反应。然后，在碳化硅层与金属膜之间形成硅化物。

接下来，通过利用硫酸、硝酸、盐酸中的某一个、或者利用它们与过氧化氢水的混合液等的湿法蚀刻，来去除反应形成的硅化物以外的层间绝缘膜32上残留的金属膜。如前所述，在源极接触孔61内形成的硅化物表面成为比沟道部的碳化硅表面(漂移层)更深的位置。

这样，在源极接触孔61以及阱接触孔62内形成的硅化物成为图3以及图4所示那样的欧姆电极71，对源极区域80等n型的碳化硅区域、和第1阱区域41等p型的碳化硅区域这两者进行欧姆连接。

进而，使用光刻技术以及干法蚀刻技术，去除成为栅极接触孔64的部位的层间绝缘膜32。接下来，在半导体基板20的背面(第2主面)形成以Ni为主成分的金属，进而进行热处理，从而在半导体基板20的背侧形成背面欧姆电极72。

之后，为了降低在源极接触孔61以及阱接触孔62内形成的硅化物、和之后形成的金属电极的接触电阻，通过逆溅射蚀刻去除在硅化物上通过热工序形成的氧化物(逆溅射蚀刻工序)。

此时，为了减轻对半导体装置产生的损伤，将逆溅射蚀刻的每单位面积的投入能量、即全投入能量除以溅射电极面积而得到的值优选为2W/cm²以下，更优选为0.5W/cm²以下。

之后，使压缩应力残留的Ti沉积。此时，Ti不仅沉积于层间绝缘膜32的上表面，而且也一定沉积于层间绝缘膜32的侧面。

关于在层间绝缘膜32的侧面形成的膜厚，为了对层间绝缘膜32，在与半导体基板20(碳化硅)的主面垂直的方向上施加充分的力，优选为20nm以上。

作为在层间绝缘膜32的侧面沉积的手法的一个例子，可以使用溅射法。在该情况下，为了使压缩应力在Ti中残留，优选溅射压力低。其原因为，如果溅射压力高，则气体混入Ti膜中，在从溅射装置取出时产生脱气以及膜的收缩，作为结果使Ti的压缩应力的残留降低，进而易于使拉伸应力残留。

图7是在半导体基板上沉积了Ti薄膜之后将根据该基板的翘曲求出的Ti薄膜的残留应力(MPa)针对溅射压力(Pa)进行了标绘的图。

如该图7所示，可知在溅射压力是1.2Pa以下的情况下，压缩应力残留，得到有用的压缩应力残留层90。

之后，通过指向性高的干法蚀刻，去除在层间绝缘膜32上表面、以及在源极接触孔61底面沉积的Ti，使在层间绝缘膜32侧面沉积的Ti的一部分残存。

之后，在半导体基板20的表面，使成为源极焊盘10、栅极焊盘11、进而栅极布线12的导电性材料沉积，通过光刻技术和蚀刻技术，分别加工为源极焊盘10、栅极焊盘11、栅极布线12的形状。作为该导电性材料的一个例子，可以举出导电性优良且焊线容易的铝。另外，能够针对源极焊盘直接进行焊锡连接的镍也适合。

最后，通过在基板背面的背面欧姆电极72上形成金属膜来形成漏电极13，从而图3、图4所示那样的功率用半导体装置完成。

另外，作为形成在层间绝缘膜32的侧面中沉积的压缩应力残留层90的材料，可以举出Ti的例子，但只要具有压缩应力，则也可以是Ti以外的金属材料。另外，在本实施方式中，由于不通过压缩应力残留层90而实现源极焊盘10针对欧姆电极71的电气的导通，所以压缩应力残留层90的导电性不成问题。即，只要压缩应力残留，则也可以是绝缘膜。

另外，作为在层间绝缘膜32的侧面形成薄膜的沉积法，可以举出溅射法的例子，但不限于此。只要是在层间绝缘膜32的侧面形成薄膜的方法，则也可以是真空蒸镀法、CVD法、电解镀覆法等。

<A-3.工作>

图11是通过对MOSFET的栅电极进行-20V的电压(负偏置)施加，并且在该状态下反复测定阈值电压而得到的阈值电压随时间变化的情形。

在该MOSFET中，作为成为源极焊盘10的电极材料，使用了通过溅射法而沉积的残留42MPa的拉伸应力的Al。

如图11所示，可知阈值电压逐渐减少，在1小时之后从原来的特性变动约-7V。这认为是：在沟道部的栅绝缘膜中捕获空穴，为了流过相同的漏电流而所需的栅极电压变化了补偿该空穴电荷的电压量。

此处，关于在使用了碳化硅的MOSFET中，通过对栅电极施加负偏置，而产生约-7V这样的显著的阈值电压的变动的现象的报告，仅存在于发明者们的调查中，其解决方法当然也非显而易见。

由于认为这样的阈值电压的变化使搭载了半导体装置的设备的工作紊乱，所以是极其深刻的问题。

为了抑制形成使这样的阈值电压产生变动的捕获能级，首先对其(即捕获能级形成的)机制进行说明。

在作为半导体层的漂移层21与栅绝缘膜30之间，例如，存在碳化硅和栅氧化膜材料的晶格不匹配所引起的变形。由于该晶格变形，与栅氧化膜接触的碳化硅的原子间距离成为与本体(bulk)中的碳化硅的原子间距离不同的距离，由于该距离，形成与本体中的情况不同的能量能级。如果该新的能量能级形成于碳化硅的禁带中，则作为界面态而作用。

界面态以一定的时间常数捕获电荷，所以如果在沟道部中形成这样的界面态，则产生前述阈值电压的变动。特别是碳化硅，相比于硅其带隙更宽，在栅氧化膜与碳化硅的界面形成的能量能级作为界面态而作用的可能性高，所以界面中的晶格变形的控制变得重要。

另一方面，在比较了碳化硅的原子间距离、和一般作为栅氧化膜使用的例如二氧化硅的原子间距离的情况下，碳化硅的原子间距离大5.6％，所以在与二氧化硅接触的碳化硅中残留压缩应力。认为二氧化硅附近的碳化硅(与二氧化硅接触的碳化硅)，其原子间距离相比于本体中的情况在与半导体基板主面平行的方向上更窄，起因于此而形成了界面态。

因此，在本实施方式中，构思出了在形成沟道的区域、栅绝缘膜30与第1阱区域41的界面、进而栅绝缘膜30与源极区域80的界面中，在相互分离的方向上施加力。

通过使栅绝缘膜30、和与其接触的半导体面在主面垂直方向上分离，在沟道部中，对原子间距离窄的半导体层施加的压缩被缓和，半导体层接近具有原来的原子间距离的状态。由此，捕获能级减少，阈值电压的变动被抑制。

作为使栅绝缘膜30和半导体面分离的方法，提供首先使源极接触孔61底面比漂移层21表层更掘入，进而在源极接触孔61的侧面中形成压缩应力残留层90的手法。通过这样形成，在栅绝缘膜30和半导体面的接触面的下层以及上层范围配置压缩应力残留层90，通过该残留应力，能够使栅绝缘膜30和半导体面在主面垂直方向上分离。

为了证实该结构的效果，进行以下的验证。

首先，对3个样本(样本A～C)实施直至即将使源极焊盘10沉积之前的工序为止。另外，设为在形成源极接触孔61时，将源极接触孔61的底面的碳化硅通过干法蚀刻法蚀刻30nm。

之后，对样本A通过溅射法，对样本B通过真空蒸镀法，分别沉积厚度3μm的Al。另一方面，对样本C通过溅射法，沉积厚度50nm的Ti，之后通过溅射法层叠厚度3μm的Al。

接下来，通过光刻技术，将这些Al以及Ti分别加工为源极焊盘10、栅极焊盘11、栅极布线12的形状。

最后，在半导体基板背面形成的背面欧姆电极72上形成金属膜，从而形成漏电极13，完成3个MOSFET。

另外，在根据基板的翘曲分别计算了这些Al以及Ti的膜应力时，可知在样本A的Al中，残留4 2MPa的拉伸应力，在样本B的Al中，残留32MPa的压缩应力，在样本C的Ti中，残留180MPa的压缩应力。

使用这些MOSFET，与前述测定的情况同样地，对栅电极进行-20V的电压施加，并且，反复进行阈值电压的测定。

其结果，如图12所示，沉积了拉伸应力残留的Al的样本A呈现7V这样的显著的阈值电压的变动，相对于此，沉积了32MPa的压缩应力残留的Al的样本B呈现约2V的小的阈值电压的变动，在沉积了180MPa的压缩应力残留的Ti之后，通过溅射法形成了Al的样本C的阈值电压的变动被抑制为0.1V以下。

样本B以及样本C中的改善结果被认为是基于在层间绝缘膜32的侧面形成压缩应力残留的材料而发挥了压缩应力。另外，根据这些结果可知，通过使32MPa以上的压缩应力残留，能够将阈值电压的变动抑制为1V以下。

另外，此处以MOSFET为例子进行了说明，但容易想象：即使在使用IGBT的情况下，由于主面侧的结构相同，所以也能够期待同样的效果。

另外，在本实施方式中的构造图中，示出了各接触孔的侧面、即层间绝缘膜32的侧面(即源极接触孔61的侧面)相对半导体基板20的主面垂直，但无须一定垂直(90°)，而层间绝缘膜32的侧面相对半导体基板20的主面具有10°以上的角度即可。

另外，在功率用半导体装置中，有温度传感器用的电极、以及电流传感器用的电极形成于功率用半导体装置的一部分中的情况，但也可以在本实施方式中的功率用半导体装置中形成这些电极。有无温度传感器用的电极以及电流传感器用的电极不对本发明的半导体装置的效果造成任何影响。

<A-4.效果>

根据本发明的实施方式，在半导体装置中，具备在半导体基板20上形成的漂移层21、在漂移层21表层相互离开地形成的第1阱区域41、在漂移层21以及各第1阱区域41上跨越地形成的栅绝缘膜30、在栅绝缘膜30上选择性地形成的栅电极50、贯通栅绝缘膜30而到达至各第1阱区域41内部的源极接触孔61、和在源极接触孔61的至少侧面形成的压缩应力残留的压缩应力残留层90，从而能够缓和栅绝缘膜30(二氧化硅)与半导体层之间的晶格不匹配，降低阈值电压的变动。

另外，认为通过降低在半导体层与栅绝缘膜30的界面发生的界面捕获能级，能够缓和栅绝缘膜30(二氧化硅)与半导体层之间的晶格不匹配。

另外，根据本发明的实施方式，在半导体装置中，还具备在各第1阱区域41表层选择性地形成的第1导电类型的源极区域80，栅绝缘膜30在源极区域80上跨越地形成，源极接触孔61到达至源极区域80内部的距漂移层21表层的深度比5nm更深的深度，从而在栅绝缘膜30与半导体面的接触面的下层以及上层范围配置压缩应力残留层90，通过其残留应力，能够使栅绝缘膜30和半导体面在主面垂直方向上分离。

另外，根据本发明的实施方式，在半导体装置中，还具备在各第1阱区域41表层选择性地形成、俯视时被源极区域80包围的第2导电类型的第1阱接触区域46，源极接触孔61到达至第1阱接触区域46内部的距漂移层21表层的深度比5nm更深的深度，从而在栅绝缘膜30与半导体面的接触面的下层以及上层范围配置压缩应力残留层90，通过其残留应力，能够使栅绝缘膜30和半导体面在主面垂直方向上分离。

另外，根据本发明的实施方式，在半导体装置中，压缩应力残留层90未形成于源极接触孔61的底面，从而不通过压缩应力残留层90而实现源极焊盘10对欧姆电极71的电气的导通，所以压缩应力残留层90的导电性不成问题，提高了选择的自由度。

另外，根据本发明的实施方式，在半导体装置中，在压缩应力残留层90中，32MPa以上的压缩应力残留，从而能够将阈值电压的变动抑制为1V以下。

另外，根据本发明的实施方式，在半导体装置的制造方法中，具备以使源极区域80内部的距漂移层21表层的深度到达至比5nm更深的深度的方式，对源极接触孔61进行蚀刻形成的工序，从而在栅绝缘膜30与半导体面的接触面的下层以及上层范围配置压缩应力残留层90，通过其残留应力，能够使栅绝缘膜30和半导体面在主面垂直方向分离。

另外，根据本发明的实施方式，在半导体装置的制造方法中，具备通过使用Ti的溅射法使压缩应力残留层90沉积的工序，在该工序中，溅射压力是1.2Pa以下，从而压缩应力残留层90能够使压缩应力适合地残留，能够抑制栅电极50中的阈值电压的随时间的变化。

<B.实施方式2>

<B-1.结构>

图8(a)是示意地表示图2的平面示意图的A-A’部分的剖面的变形图，图8(b)是示意地表示图2的平面示意图的B-B’部分的剖面的变形图。

在本实施方式2中，针对除了层间绝缘膜32上表面以外的各接触孔，形成压缩应力残留的插塞91(埋入布线)。插塞91形成至接触孔的底面。

在通过插塞91得到接触的情况下，无需在接触孔内配置在实施方式1中叙述那样的各接触孔侧面的压缩应力残留层和源极焊盘(金属电极)这两者。因为在插塞91残留压缩应力，所以针对更小的接触孔，也能够在接触孔的侧面、即层间绝缘膜32的侧面形成残留压缩应力的膜(或者层)。

<B-2.制造方法>

以下叙述其制作方法。直至“为了降低在源极接触孔61以及阱接触孔62内形成的硅化物、与之后形成的金属电极的接触电阻，通过逆溅射蚀刻去除在硅化物上通过热工序形成的氧化物”的工序(逆溅射蚀刻工序)，与实施方式1相同。

之后，通过溅射法沉积压缩应力残留的Ti。该Ti的厚度优选为层间绝缘膜32的厚度的一半以上、更优选为层间绝缘膜32的厚度以上。

之后，通过CMP(Chemical Mechanical Polishing，化学机械抛光)，去除在层间绝缘膜32的上表面沉积的Ti。然后，形成插塞91。

之后，与实施方式1同样地，在半导体基板20的表面，使成为源极焊盘101、栅极焊盘、进而栅极布线103的导电性材料沉积，通过光刻技术和蚀刻技术，分别加工为源极焊盘101、栅极焊盘、栅极布线103的形状。

最后，通过在基板背面的背面欧姆电极72上形成金属膜，来形成漏电极13，完成图8中示出了其剖面图的功率用半导体装置。

另外，该Ti的插塞91既可以形成于栅极接触孔64内，也可以不形成。

在栅极接触孔64内形成插塞91的情况下，能够作为防止在栅极布线103与栅电极50之间发生的反应的势垒层而作用。

另一方面，在栅极接触孔64内不形成Ti的插塞91的情况下，栅极布线103和栅电极50直接接触，从而得到低的接触电阻。

它们能够通过变更形成栅极接触孔64的工序、和使Ti沉积的工序以及CMP加工的工序的顺序来分开制作。即，为了在栅极接触孔64内形成Ti的插塞91，依照上述制作方法，以与源极接触孔61以及阱接触孔62同样的方式形成即可。另一方面，为了在栅极接触孔64中不形成Ti的插塞91，在形成栅极接触孔64之前进行使Ti沉积的工序以及CMP加工的工序即可。

<B-3.效果>

根据本发明的实施方式，在半导体装置中，发挥作为压缩应力残留层的作用的插塞91形成于源极接触孔61的底面，从而无需在接触孔内形成层叠构造，针对更小的接触孔，也能够在接触孔的侧面、即层间绝缘膜32的侧面形成残留了压缩应力的膜(或者层)。

<C.实施方式3>

<C-1.结构>

图9(a)是示意地表示图2的平面示意图的A-A’部分的剖面的变形图，图9(b)是示意地表示图2的平面示意图的B-B’部分的剖面的变形图。

在本实施方式3中，形成在各接触孔的底面、接触孔的侧面即层间绝缘膜32的侧面、以及层间绝缘膜32的上表面连续地形成的、压缩应力残留的金属电极层(单一层100)，使之发挥源极焊盘、栅极焊盘、栅极布线的作用。通过这样形成，制作半导体装置的工序数被削减，成本降低。

另外，还能够成为在栅极接触孔64中未形成单一层100的结构。

<C-2.制造方法>

以下叙述其制作方法。直至“为了降低在源极接触孔61以及阱接触孔62内形成的硅化物、与之后形成的金属电极的接触电阻，通过逆溅射蚀刻去除在硅化物上通过热工序形成的氧化物”的工序(逆溅射蚀刻工序)，与实施方式1相同。

之后，通过溅射法沉积压缩应力残留的Ti。此时，关于Ti，不仅沉积于层间绝缘膜32的上表面，而且也一定沉积于层间绝缘膜32的侧面。关于在层间绝缘膜32的侧面中形成的膜厚，为了施加充分的应力，优选为20nm以上。

之后，将Ti通过光刻技术和蚀刻技术加工为源极焊盘、栅极焊盘、栅极布线的各个形状，形成单一层100。

最后，在基板背面的背面欧姆电极72上形成金属膜，从而形成漏电极13，完成图9中示出其剖面图的功率用半导体装置。

<C-3.效果>

根据本发明的实施方式，在半导体装置中，还具备覆盖栅绝缘膜30以及栅电极50地形成的层间绝缘膜32，在层间绝缘膜32上表面也形成发挥压缩应力残留层的作用的单一层100，从而制作半导体装置的工序数被削减，成本降低。

<D.实施方式4>

<D-1.结构>

图10(a)是示意地表示图2的平面示意图的A-A’部分的剖面的变形图，图10(b)是示意地表示图2的平面示意图的B-B’部分的剖面的变形图。

在本实施方式4中，形成了在各接触孔的底面、接触孔的侧面即层间绝缘膜32的侧面、以及层间绝缘膜32的上表面连续地形成的、压缩应力残留的压缩应力残留层92(金属电极)，进而在其上，层叠不同的电极材料(源极焊盘102等的金属材料)。

通过这样形成，能够分别选择压缩应力残留层92、和源极焊盘102、栅极焊盘、栅极布线104的每一个。

<D-2.制造方法>

以下叙述其制作方法。直至“为了降低在源极接触孔61以及阱接触孔62内形成的硅化物、与之后形成的金属电极的接触电阻，通过逆溅射蚀刻去除在硅化物上通过热工序形成的氧化物”的工序(逆溅射蚀刻工序)，与实施方式1相同。

之后，通过溅射法沉积压缩应力残留的Ti。此时，关于Ti，不仅沉积于层间绝缘膜32的上表面，而且也一定沉积于层间绝缘膜32的侧面。

关于在层间绝缘膜32的侧面中形成的膜厚，为了针对层间绝缘膜32，在与半导体基板20的主面垂直的方向上施加充分的力，优选为20nm以上。

之后，形成例如Al电极。关于Al电极，为了实现充分的强度的焊线，优选具有1μm以上的厚度。

之后，将Al电极以及Ti电极通过光刻技术和蚀刻技术分别加工为源极焊盘102、栅极焊盘、栅极布线104的形状。

关于Al以及Ti，既可以通过同一图案抗蚀剂进行蚀刻，也可以形成各个抗蚀剂图案而分别蚀刻。

最后，在基板背面的背面欧姆电极72上形成金属膜，从而形成漏电极13，完成图10中示出其剖面图的功率用半导体装置。

在利用同一图案抗蚀剂进行了蚀刻的情况下，在栅极接触孔64内形成Ti电极，能够作为防止在栅极布线104与栅电极50之间发生的反应的势垒层而工作。

另外，关于该Ti，既可以在栅极接触孔64内形成，也可以不形成。

在栅极接触孔64内形成Ti的情况下，能够作为防止在栅极布线104与栅电极50之间发生的反应的势垒层发挥功能。

另一方面，在栅极接触孔64内不形成Ti的情况下，栅极布线104和栅电极50直接接触，从而得到低的接触电阻。

根据上述制作方法，在栅极接触孔64内形成了Ti的半导体装置完成。另一方面，在沉积了Ti之后，形成栅极接触孔64内的Ti露出的专用的抗蚀剂图案，对Ti电极进行蚀刻，之后沉积Al，通过其他抗蚀剂图案进行蚀刻，从而在栅极接触孔64内不形成Ti的半导体装置完成。

另外，通过作为电极材料使用拉伸应力残留的Al，还能够降低在层间绝缘膜32的上层沉积的压缩应力残留的Ti使半导体基板凸状地翘曲的效应，由此能够防止半导体基板的裂纹。

<D-3.效果>

根据本发明的实施方式，在半导体装置中，压缩应力残留层92形成于源极接触孔61的底面中，在压缩应力残留层92上，层叠由与压缩应力残留层92不同的电极材料形成的源极焊盘102，从而能够分别选择压缩应力残留层92、和源极焊盘102、栅极焊盘、栅极布线104的每一个。

另外，根据本发明的实施方式，在半导体装置中，源极焊盘102是拉伸应力残留的材料，从而还能够降低在层间绝缘膜32的上层沉积的压缩应力残留的压缩应力残留层92使半导体基板凸状地翘曲的效应，由此能够防止半导体基板的裂纹。

在本发明的实施方式中，记载了各构成要素的材质、材料、实施的条件等，但这些仅为例示而不限于所记载的情况。

虽然详细说明了本发明，但上述说明在所有方面中仅为示例，本发明不限于此。未例示的无数的变形例可理解为不脱离本发明的范围而能够想到。