半导体器件及其制造方法与流程

文档序号:11101954阅读:369来源:国知局
半导体器件及其制造方法与制造工艺

本发明实施例涉及半导体器件及其制造方法。



背景技术:

随着半导体工业已经进入纳米技术工艺节点以追求更高的器件密度、更高的性能和更低的成本,来自制造和设计问题的挑战已经导致了诸如鳍式场效应晶体管(FinFET)的三维设计的发展。FinFET包括延伸的半导体鳍,该延伸的半导体鳍在垂直于衬底的平面的方向上升到衬底之上。在该垂直鳍中形成FET的沟道。在鳍上方(如,包裹)提供栅极。FinFET还可以降低短沟道效应。



技术实现要素:

根据本发明的一个实施例,提供了一种半导体器件,包括:衬底,具有至少一个半导体鳍;至少两个栅极间隔件,设置在所述衬底上,其中,所述栅极间隔件的至少一个具有面向所述栅极间隔件的另一个的侧壁;以及栅极堆叠件,设置在所述栅极间隔件之间,所述栅极堆叠件包括:高k介电层,设置在所述衬底上并且覆盖所述半导体鳍的至少部分而保留所述至少一个栅极间隔件的所述侧壁未被覆盖;和栅电极,设置在所述高k介电层上。

根据本发明的另一实施例,还提供了一种半导体器件,包括:衬底,具有至少一个半导体鳍;至少两个栅极间隔件,设置在所述衬底上;至少两个绝缘结构,设置在所述两个栅极间隔件之间,其中,所述绝缘结构和所述栅极间隔件一起限定在所述绝缘结构和所述栅极间隔件之间的开口,所述开口具有底部表面和至少一个侧壁;以及栅极堆叠件,设置在所述开口中,所述栅极堆叠件包括:高k介电层,覆盖所述开口的所述底部表面而保留所述开口的所述侧壁未被覆盖;和栅电极,设置在所述高k介电层上。

根据本发明的又一实施例,还提供了一种用于制造半导体器件的方法,包括:在衬底上形成高k介电膜,其中,所述衬底具有至少一个半导体鳍;在所述高k介电膜上形成伪层;图案化所述伪层和所述高k介电膜以形成伪结构和高k介电层;在所述伪结构和所述高k介电层的相对两侧上形成至少两个栅极间隔件;去除所述伪结构以形成开口;以及在所述开口中形成栅电极。

附图说明

当结合附图进行阅读时,根据下面详细的描述可以最佳地理解本发明的各个方面。应该注意,根据工业中的标准实践,各种部件没有被按比例绘制。实际上,为了清楚地讨论,各个部件的尺寸可以任意地增加或减少。

图1A至图11A是根据本发明的一些实施例的用于制造各种半导体器件的方法在各个阶段的透视图。

图1B至图11B是沿着图1A至图11A的线B-B截取的相应的截面

具体实施方式

以下公开内容提供了许多不同实施例或实例,用于实现所提供主题的不同特征。以下描述组件和布置的具体实例以简化本发明。当然,这些仅是实例并且不意欲限制本发明。例如,在以下描述中,在第二部件上方或上形成第一部件可以包括第一部件和第二部件直接接触的实施例,也可以包括形成在第一部件和第二部件之间的附加部件使得第一部件和第二部件不直接接触的实施例。此外,本发明可以在各个实例中重复参考标号和/或字符。该重复是出于简明和清楚的目的,而其本身并未指示所讨论的各个实施例和/或配置之间的关系。

而且,为便于描述,在此可以使用诸如“在...之下”、“在...下方”、“下部”、“在...之上”、“上部”等的空间相对术语,以描述如图所示的一个元件或部件与另一个(或另一些)元件或部件的关系。除了图中所示的方位外,空间相对位置术语旨在包括器件在使用或操作中的不同方位。装置可以以其他方式定位(旋转90度或在其他方位),并且在本文中使用的空间关系描述符可以同样地作相应地解释。

本发明的实施例提供了一些用于形成半导体器件和产生的结构的改进的方法。下文将在形成具有位于块状硅衬底上的单个鳍或多个鳍的finFET晶体管的上下中讨论这些实施例。本领域的技术人员应当理解,本发明的这些实施例可以应用到其他配置。

图1A至图11A是根据本发明的一些实施例的用于制造各种半导体器件的方法在各个阶段的透视图。图1B至图11B是沿着图1A至图11A的线B-B截取的相应的截面图。参考图1A和图1B。提供了衬底110。衬底110具有多个半导体鳍。在一些实施例中,半导体鳍112包括硅。应该注意,图1A和图1B中的半导体鳍112的数量是说明性的,并且不应该限制本发明的要求保护的范围。本领域的技术人员可以根据实际情况选择合适的半导体鳍112的数量。

例如,在一些实施例中,例如,衬底110可以是半导体材料并且可以包括已知的结构,已知的结构包括梯度层或掩埋氧化物。在一些实施例中,衬底110包括未掺杂或者掺杂的块状硅(p型、n型或它们的组合等)。例如,掺杂的衬底可掺杂有p型掺杂剂,诸如硼或BF2;n型掺杂剂,诸如磷或砷和/或其组合。掺杂的衬底可配置为用于n型FinFET,或者可选地配置为用于P型FinFET。可以使用适合于半导体器件形成的其他的材料。诸如钻石或锗的其他材料,诸如砷化镓、碳化硅或砷化铟的合适的化合物半导体或诸如碳化硅锗、磷砷化镓或磷铟化镓的合适的合金半导体材料或诸如锗、石英和玻璃的其他半导体材料可以可选地用于衬底110。可选地,衬底110也可以是绝缘体上半导体(SOI)衬底的有源层或者诸如形成在块状硅层上的硅锗层的多层结构。

可以通过使用光刻技术图案化和蚀刻衬底110来形成半导体鳍112。在一些实施例中,在衬底110上方沉积光刻胶材料层(未示出)。根据所需图案(这里为半导体鳍112)光照(曝光)并显影光刻胶材料,从而去除光刻胶材料的一部分。剩余的光刻胶材料保护下面的材料免于诸如蚀刻的随后的工艺步骤。应该注意,也可以在蚀刻工艺中使用诸如氧化物或氮化硅掩模的其他的掩模。

在一些其他的实施例中,半导体鳍112可以外延地生长以被应变以用于性能增强。例如,下面的材料的暴露部分(诸如衬底110的暴露部分)可以用于外延工艺中以形成半导体鳍112。在外延生长工艺期间,掩模可以用于控制半导体鳍112的形状。

在图1B中,在衬底110上并且邻近半导体鳍112形成多个隔离结构114。可以通过采用正硅酸乙酯(TEOS)和氧气为前体的化学汽相沉积(CVD)技术来形成隔离结构114,隔离结构114用作半导体鳍112周围的浅沟槽隔离(STI)。在一些其他的实施例中,可以使用诸如衬底110的反应离子蚀刻(RIE)以形成沟槽,然后使用沉积工艺用绝缘材料填充沟槽,随后是化学机械抛光(CMP)工艺的工艺来形成STI。在一些其他的实施例中,可以通过将诸如氧、氮、碳等的离子注入衬底110内来形成隔离结构114。绝缘结构114(所谓的注入隔离区域)通过将杂质注入衬底110的部分来形成,该部分围绕半导体鳍112的要被隔离的有源区域。在又一些其他的实施例中,隔离结构114是SOI晶圆的绝缘层。

CVD是蒸汽种类通过化学反应在衬底上的薄固体膜沉积的技术。化学反应是CVD工艺相比于诸如PVD的其他薄膜沉积技术的鲜明特征的一个。可能的管式炉CVD系统包括气体输送系统、反应器和气体去除系统。在CVD工艺期间,反应气体种类通过阀门由气体输送系统送入反应器。气体混合单元可以在各种气体进入反应器之前混合各种气体。反应器是化学反应发生以及固体材料被沉积在衬底上(为了反应的目的)的地方。加热器被放置在反应器周围以为反应提供高温。反应的副产物和非反应气体由气体去除系统去除。

在一些实施例中,氧化物衬垫(未示出)可选地形成在绝缘结构114下方。在一些实施例中,氧化物衬垫可以是具有从约20埃至500埃的范围内的厚度的热氧化物。在一些实施例中,氧化物衬垫可以使用原位蒸汽生成(ISSG)等形成。氧化物衬垫的形成使隔离结构114的沟槽的角变圆,这减小电场,并且因此可以提高生成的半导体器件的性能。

在图1B中,栅极介电层120形成在半导体鳍112和隔离结构114上。因此,伪栅极介电层120覆盖半导体鳍112。防止电子损耗的栅极介电层120可例如包括高k介电材料,诸如金属氧化物、金属氮化物、金属硅盐酸、过渡金属氧化物、过渡金属氮化物、过渡金属硅盐酸、金属的氮氧化物、金属铝酸、硅酸锆、铝酸锆或它们的组合。一些实施例可以包括氧化铪(HfO2)、氧化铪硅(HfSiO)、氮氧化铪硅(HfSiON)、氧化铪钽(HfTaO)、氧化铪钛(HfTiO)、氧化铪锆(HfZrO)、氧化镧(LaO)、氧化锆(ZrO)、氧化钛(TiO)、氧化钽(Ta2O5)、氧化钇(Y2O3)、氧化锶钛(SrTiO3,STO)、氧化钡钛(BaTiO3,BTO)、氧化钡锆(BaZrO)、氧化铪镧(HfLaO)、氧化镧硅(LaSiO)、氧化铝硅(AlSiO)、氧化铝(Al2O3)、氮化硅(Si3N4)、氮氧化硅(SiON)和它们的组合。栅极介电层120可具有多层结构,诸如一个氧化硅层(例如,界面层)和另外一个介电材料层。栅极介电层120可以具有在从约10至约30埃的范围内的厚度T。栅极介电层120可使用化学汽相沉积(CVD)、物理汽相沉积(PVD)、原子层沉积(ALD)、热氧化、臭氧氧化、其他合适的工艺,或它们的组合形成。在一些实施例中,栅极介电层120可以包括界面层(未示出)以减小在栅极介电层120和半导体鳍112(即,半导体器件的沟道区域)之间的损坏。界面层可以包括氧化硅。

PVD是涉及诸如等离子体溅射轰击而非涉及在表面处的化学反应的的物理工艺的沉积方法。在等离子体溅射工艺中,通过高能粒子轰击,从目标材料喷射原子或分子,以使喷射的原子或分子可以作为薄膜凝结在衬底上。ALD是汽相化学工艺并且是自限制原子逐层生长方法。ALD的表面控制生长机制提供了较好的阶梯覆盖和具有少量(或没有)针孔的致密薄膜。通过ALD实现的精度允许在纳米量级以可控的方式处理薄膜。

高介电常数(高k)介电膜130形成在衬底110之上以及栅极介电层120上。换句话说,栅极介电层120设置在高k介电膜130与衬底110之间。因此,高k介电膜130覆盖半导体鳍112。高k介电膜130具有高于SiO2的介电常数的介电常数(k),即,k>3.9。高k介电膜130可以包括LaO、AlO、ZrO、TiO、Ta2O5、Y2O3、SrTiO3(STO)、BaTiO3(BTO)、BaZrO、HfZrO、HfLaO、HfSiO、LaSiO、AlSiO、HfTaO、HfTiO、(Ba,Sr)TiO3(BST)、Al2O3、Si3N4、氮氧化物(SiON)或其他合适的材料。高k介电膜130可以通过诸如ALD、CVD、PVD、热氧化、它们的组合的合适的技术或其他合适的技术来沉积。

参考图2A和图2B。伪层140形成在衬底110上面以覆盖半导体衬底110的高k介电膜130、栅极介电层120和半导体鳍112。换句话说,高k介电膜130形成在伪层140和栅极介电层120之间。在一些实施例中,伪层140包括诸如多晶硅、非晶硅等的半导体材料。可以掺杂或未掺杂地来沉积伪层140。例如,在一些实施例中,伪层140包括通过低压化学汽相沉积(LPCVD)来未掺杂地沉积的多晶硅。例如,硅烷(SiH4)可以用作CVD工艺中的化学气体以形成伪层140。例如,也可以通过原位掺杂多晶硅的熔炉沉积来沉积多晶硅。可选地,伪层140可以包括其他合适的材料。

参考图3A和图3B。通过合适的工艺在伪层140上形成掩模层210至合适的厚度。掩模层210覆盖伪层140的部分而使伪层140的其他部分未被覆盖。在一些实施例中,掩模层210是包括氧化硅的硬掩模层。在一些实施例中,掩模层210可以包括氮化硅(SiN)、氮氧化硅(SiON)、碳化硅(SiC)、SiOC、旋涂玻璃(SOG)、低k薄膜、正硅酸乙酯(TEOS)、等离子体增强CVD氧化物(PE-氧化物)、高纵横比工艺(HARP)形成的氧化物、无定形碳材料、正硅酸乙酯(TEOS)、其他合适的材料和/或它们的组合。氧化硅层可以使用诸如CVD、PVD或ALD的方法形成并且可以具有从约100埃至500埃的范围内的厚度。在一些其他实施例中,掩模层210可为光刻胶层。光刻胶层通过旋涂沉积在伪层140上,并且用于通过照射、显影、干燥、蚀刻和其他合适的工艺来形成预定图案。

参考图4A和图4B。实施去除(或蚀刻)工艺以去除伪层140的除了预定图案以外的部分(见图3A和图3B)(即,未被掩模210覆盖的部分)以形成伪结构142。因此,高k介电膜130的部分被掩模层210和伪结构142暴露(或未被覆盖)。在一些实施例中,可以多次实施这样的蚀刻工艺。然而,图案化工艺不限制于使用光刻胶的光刻工艺,并且可以通过浸没光刻、电子束光刻或其他合适的工艺实施。结果,得到如图4A和图4B中示出的伪结构142的图案。

参考图5A和图5B。实施另一个去除(或蚀刻)工艺以去除高k介电膜130的预定的图案以外的部分(参见图4A和图4B)以形成高k介电层132。即,伪结构142作为掩模以图案化高k介电膜130。因此,栅极介电层120的部分被掩模层210、伪结构142和高k介电层132暴露(或者未被覆盖)。在一些实施例中,可以多次实施这样的蚀刻工艺。然而,图案化工艺不限制于浸没光刻,并且可以通过电子束光刻或其他合适的工艺实施实施。结果,得到了如图5A和图5B中示出的高k介电层132的图案。

参考图6A和图6B。多个栅极间隔件150形成在伪结构142和高k介电层132的相对两侧上。因此,栅极介电层120设置在栅极间隔件150和衬底100的至少一个之间,并且栅极间隔件150设置在栅极介电层120的未被高k介电层132覆盖的部分上。即,栅极间隔件150(直接)设置在栅极介电层120上。在一些实施例中,栅极间隔件150的至少一个包括单个或多个层。间隔件150通常通过在预先形成的结构上毯状沉积间隔件层(未示出)来形成。介电层可以包括氮化硅(SiN)、氮氧化物、碳化硅(SiC)、氮氧化硅(SiON)、氧化物等,并且可以通过用于形成这种层的方法(诸如化学汽相沉积(CVD)、等离子体增强的CVD、溅射和本领域已知的其他方法)来形成。栅极间隔件150可以包括与伪层140具有不同蚀刻特性的材料,使得栅极间隔件150可以用作用于图案化伪层142的掩模(下文将参考图7A至图7B来描述)。随后,可以通过诸如一种或者多种蚀刻以从结构的水平表面上去除栅极间隔件150的部分。

参考图7A和图7B。另一掩模层(未示出)形成在伪结构142、高k介电层132好半导体鳍112的上方,使得掩模层将绝缘区域限制在栅极堆叠件105之间(见图11A和图11B),即,限制栅极堆叠件105的端。在一些实施例中,掩模层通过沉积、曝光和显影光刻胶材料的层来形成。在一些其他实施例中,掩模层可为硬掩模。如下文更加详细讨论的,在随后的工艺步骤中,掩模层形成位于栅极堆叠件105之间的绝缘区域。

随后,通过回蚀刻工艺或其他合适的工艺部分地去除(或图案化)在被掩模暴露的区域中的伪结构142和高k介电层132。例如,可以选择性地蚀刻伪结构142和高k介电层132,由此形成在栅极间隔件150(参见图7A)和邻近伪结构142和高k介电层132之间的通穴143(参见图7B)。伪结构142和高k介电层132覆盖半导体鳍112的至少一个。例如,在图7A和图7B中,伪结构142和高k介电层132覆盖半导体鳍112的两个,并且不在这方面向所要求的范围进行限制。可以通过湿蚀刻去除伪结构142和高k介电层132的被掩模层暴露的部分,湿蚀刻工艺包括暴露于含氢氧化物溶液(如,氢氧化铵)、去离子水和/或其他合适的蚀刻剂溶液。

参考图8A和图8B。通过灰化、剥离或其他合适的技术来去除掩模层。然后,多个绝缘结构160分别设置在通孔143中(参见图7A和图7B)。栅极介电层120设置在绝缘结构160的至少一个和衬底110之间,并且绝缘结构160设置在栅极介电层120的未被高k介电层132覆盖的一些其他部分上。即,绝缘结构160(直接)设置在栅极介电层120上。该绝缘结构160可以是插塞。伪结构142和高k介电层132被栅极间隔件150和绝缘结构160围绕。在一些实施例中,层间电介质(ILD)(未示出)形成在伪结构142上和通穴143中。然后,可以实施化学机械平坦化(CMP)工艺,以回蚀刻并且平坦化ILD,以形成绝缘结构160。在一些实施例中,ILD由氧化物形成,氧化物诸如磷硅酸盐玻璃(PSG)、硼硅酸盐玻璃(BSG)、硼掺杂的磷硅酸盐玻璃(BPSG)、TEOS等。

参考图9A和图9B。通过回蚀刻工艺或其他合适地工艺去除伪结构142(参见图8A和图8B)以形成在栅极间隔件150和绝缘结构160之间的开口146。开口146暴露高k栅极介电层132。栅极间隔件150的至少一个具有面向开口146的侧壁152,并且绝缘结构160的至少一个具有面向开口146的侧壁162。换句话说,开口146也暴露栅极间隔件150的侧壁152和绝缘结构160的侧壁162,并且开口146具有侧壁152和162。此外,开口146具有底部表面133(即,高k介电层132的顶部表面)。可以通过湿蚀刻去除伪结构142,湿蚀刻工艺包括暴露于含氢氧化物溶液(如,氢氧化铵)、去离子水和/或其他合适的蚀刻剂溶液。

参考图10A和图10B。然后,金属层170共形地形成在开口146中和高k介电层132上。换句话说,金属层170覆盖高k介电层132。因此,金属层170附接至栅极间隔件150的侧壁152和绝缘结构160的侧壁162。金属层172可以是功函(WF)金属层。在一些实施例中,WF金属层可以包括杂质。例如,在提供N型功函移位中使用的杂质是来自镧系族的元素。可以被沉积的WF金属层的实例包括P型金属材料和N型金属材料。P型WF金属层的实例可以包括,但不限制于,Re、Fe、Ru、Co、Rh、Ir、Ni、Pd和Pt。Pd能够用作在P型WF层中的杂质。金属层170可以通过在开口146中沉积WF金属材料来形成。金属层170可以包括诸如WF层、衬垫层、润湿层和粘附层的单层或多层。金属层170可以包括Ti、TiAlN、TaC、TaCN、TaSiN、Mn、Zr、TiN、TaN、Ru、Mo、WN或其他合适的材料。金属层170可以通过ALD、PVD、CVD或其他适合的工艺来形成。

参考图11A和图11B。栅电极180被形成在金属层170上并且填充开口146。栅电极180可以包括铝(Al)、铜(Cu)、AlCu、钨(W)、钛(Ti)、钽(Ta)、氮化钛(TiN)、钽(Ta)、氮化钽(TaN)、钴(Co)、镍(Ni)、它们的组合和/或其他合适的导电材料。栅电极180可以通过ALD、PVD、CVD、平坦化或其他适合的工艺来形成。形成栅极堆叠件105,栅极堆叠件105具有栅电极180、金属层170和高k介电层132。在一些实施例中,施加CMP工艺以去除多余的栅电极180以为栅极堆叠件105、绝缘结构160和栅极间隔件150提供基本上平坦的顶部表面。因此,栅极堆叠件105和至少一个半导体鳍112能够形成鳍式场效应晶体管(FinFET)。从图9A至图11B的工艺称为替换栅极循环工艺。此外,如果图8A和图8B的伪结构142是由多晶硅制成的,那么从图9A至11B的工艺被称作替换多晶硅栅极(RPG)循环工艺。即,去除伪多晶硅层以及然后至少一个金属层(或金属栅极层)被填充至开口146内以用于半导体器件的晶体管。

根据上述实施例,栅极堆叠件设置在两个相邻的绝缘结构之间,使得栅极堆叠件能够与其他栅极堆叠件隔离开。由于在绝缘结构和栅极间隔件的形成之前实施高k介电层的形成,所以高k介电层保留绝缘结构和栅极间隔件的侧壁未被覆盖。因此,增大由绝缘结构和栅极间隔件限制的开口的孔径。因此,增大金属层和栅电极的沉积窗口,减小了在开口中形成空隙的可能性。具有这种配置,可以提高栅极堆叠件的电压性能。

根据一些实施例,一种半导体器件包括衬底、至少两个栅极间隔件和栅极堆叠件。衬底具有至少一个半导体鳍。栅极间隔件设置在衬底上。栅极间隔件的至少一个具有面向栅极间隔件的另一个的侧壁。栅极堆叠件设置在栅极间隔件之间。栅极堆叠件包括高k介电层和栅电极。高k介电层设置在衬底上并且覆盖半导体鳍的至少部分而保留该至少一个栅极间隔件的侧壁未被覆盖。栅电极设置在高k介电层上。

根据一些实施例,一种半导体器件包括衬底、至少两个栅极间隔件、至少两个绝缘结构和栅极堆叠件。衬底具有至少一个半导体鳍。栅极间隔件设置在衬底上。绝缘结构设置在两个栅极间隔件之间。绝缘结构和栅极间隔件一起限定位于其间的开口。开口具有底部表面和至少一个侧壁。栅极堆叠件设置在开口中,并且栅极堆叠件包括高k介电层和栅电极。高k介电层覆盖开口的底部表面而保留开口的侧壁未被覆盖。栅电极设置在高k介电层上。

根据本发明的一些实施例,一种用于制造半导体器件的方法包括在衬底上形成高k介电膜。衬底具有至少一个半导体鳍。在高k介电膜上形成伪层。图案化伪层和高k介电膜以形成伪结构和高k介电层。在伪结构和高k介电层的相对两侧上形成至少两个栅极间隔件。去除伪结构以形成开口。在开口中形成栅电极。

根据本发明的一个实施例,提供了一种半导体器件,包括:衬底,具有至少一个半导体鳍;至少两个栅极间隔件,设置在所述衬底上,其中,所述栅极间隔件的至少一个具有面向所述栅极间隔件的另一个的侧壁;以及栅极堆叠件,设置在所述栅极间隔件之间,所述栅极堆叠件包括:高k介电层,设置在所述衬底上并且覆盖所述半导体鳍的至少部分而保留所述至少一个栅极间隔件的所述侧壁未被覆盖;和栅电极,设置在所述高k介电层上。

在上述半导体器件中,所述栅极堆叠件还包括:金属层,设置在所述高k介电层和所述栅电极之间。

在上述半导体器件中,所述金属层覆盖所述至少一个栅极间隔件的所述侧壁。

在上述半导体器件中,还包括,介电层,设置在所述栅极堆叠件和所述衬底之间。

在上述半导体器件中,所述栅极介电层进一步设置在所述栅极间隔件的至少一个和所述衬底之间。

在上述半导体器件中,所述栅极间隔件的至少一个设置在所述栅极介电层的未被所述高k介电层覆盖的部分上。

在上述半导体器件中,还包括:绝缘结构,设置在所述栅极间隔件之间并且邻近所述栅极堆叠件。

在上述半导体器件中,所述绝缘结构设置在所述栅极介电层的未被所述高k介电层覆盖的部分上。

在上述半导体器件中,所述绝缘结构的至少一个具有面向所述栅极堆叠件的侧壁,并且所述栅极堆叠件的所述高k介电层保留所述绝缘结构的所述至少一个的所述侧壁未被覆盖。

根据本发明的另一实施例,还提供了一种半导体器件,包括:衬底,具有至少一个半导体鳍;至少两个栅极间隔件,设置在所述衬底上;至少两个绝缘结构,设置在所述两个栅极间隔件之间,其中,所述绝缘结构和所述栅极间隔件一起限定在所述绝缘结构和所述栅极间隔件之间的开口,所述开口具有底部表面和至少一个侧壁;以及栅极堆叠件,设置在所述开口中,所述栅极堆叠件包括:高k介电层,覆盖所述开口的所述底部表面而保留所述开口的所述侧壁未被覆盖;和栅电极,设置在所述高k介电层上。

在上述半导体器件中,所述栅极堆叠件还包括:

金属层,设置在所述高k介电层上,共形地覆盖所述开口,并且围绕所述栅电极。

在上述半导体器件中,所述金属层附接至所述开口的所述侧壁。

在上述半导体器件中,还包括:栅极介电层,设置在所述高k介电层和所述衬底之间。

在上述半导体器件中,所述栅极介电层进一步设置在所述绝缘结构的至少一个和所述衬底之间。

根据本发明的又一实施例,还提供了一种用于制造半导体器件的方法,包括:在衬底上形成高k介电膜,其中,所述衬底具有至少一个半导体鳍;在所述高k介电膜上形成伪层;图案化所述伪层和所述高k介电膜以形成伪结构和高k介电层;在所述伪结构和所述高k介电层的相对两侧上形成至少两个栅极间隔件;去除所述伪结构以形成开口;以及在所述开口中形成栅电极。

在上述半导体器件中,还包括:在所述栅电极和所述高k介电层之间以及在所述开口中形成金属层。

在上述半导体器件中,通过使用所述伪结构作为掩模来图案化所述高k介电膜。

在上述半导体器件中,还包括:在所述伪结构中形成绝缘结构。

在上述半导体器件中,还包括:在所述高k介电膜和所述衬底之间形成栅极介电层。

在上述所述的方法中,还包括:在所述高k介电膜和所述衬底之间且邻近所述半导体鳍形成至少一个隔离结构。

以上论述了若干实施例的特征,使得本领域技术人员可以更好地理解本公开的各方面。本领域技术人员应该理解,他们可以容易地使用本发明作为基础来设计或修改用于实施与本文所介绍的实施例相同的目的和/或实现相同优点的其他工艺和结构。本领域技术人员也应该意识到,这种等同构造并不背离本发明的精神和范围,并且在不背离本发明的精神和范围的情况下,本文中他们可以做出多种变化、替换以及改变。

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