半导体装置及其制造方法与流程

本公开涉及一种半导体集成电路，且特别涉及一种具有鳍式结构的半导体装置及其制造方法。

背景技术：

当半导体工业寻求更高装置密度、更高效能及更低成本而已进展至纳米技术工艺世代，制造与设计问题的双重挑战，发展出三维设计，例如鳍式场效晶体管(Fin FET)。Fin FET装置通常包括具有纵宽比半导体鳍部，其内形成有半导体晶体管装置的沟道区及源极/漏极区。一栅极沿着其侧边形成于鳍结构上方(例如，包覆)，利用增加沟道区及源极/漏极区的表面积的优点产生更快速、更可靠以及较佳控制的半导体晶体管装置。

技术实现要素：

根据一些实施例，本公开提供一种半导体装置的制造方法，包括︰形成掺杂一第一掺杂物的一掺杂层于一基底内；形成一半导体层于掺杂层上；通过至少图案化半导体层及掺杂层，以形成一鳍结构，使鳍结构包括具有半导体层的一沟道区及具有掺杂层的一阱区；形成一隔离绝缘层，使鳍结构的沟道区突出于该隔离绝缘层，而鳍结构的阱区埋入于隔离绝缘层内；以及形成一栅极结构于部分的鳍结构及隔离绝缘层上方。半导体层为一掺杂的硅层及一未掺杂的硅层的其中的至少一者。

根据一些实施例，本公开提供一种半导体装置的制造方法，包括︰形成用于p型阱的一第一掺杂层于一基底内，第一掺杂层包括一第一掺杂物；形成用于n型阱的一第二掺杂层于基底内，第二掺杂层包括一第二掺杂物；形成一半导体层于基底的第一掺杂层及该第二掺杂层的上方；通过图案化半导体层及第一掺杂层以形成一第一鳍结构，且通过图案化半导体层及第二掺杂层以形成一第二鳍结构；形成一隔离绝缘层，使第一鳍结构及第二鳍结构的上部突出于隔离绝缘层，且第一鳍结构及第二鳍结构的下部埋入于隔离绝缘层内；以及形成一栅极结构于第一鳍结构及第二鳍结构的其中至少一者上方。半导体层为一掺杂的硅层及一未掺杂的硅层的其中的至少一者。

根据一些实施例，本公开提供一种半导体装置，具有一鳍式场效晶体管，且半导体装置包括︰一鳍结构，包括掺杂一第一掺杂物的一阱层及一沟道层；一隔离绝缘层，其中鳍结构的沟道层突出于隔离绝缘层，而阱层埋入于隔离绝缘层内；以及一栅极结构，设置于至少一部分的沟道层及隔离绝缘层上方。在鳍结构内，第一掺杂物沿一深度方向的浓度非对称于对应第一掺杂物的峰值浓度的位置。

附图说明

图1绘示出根据本公开一些实施例的具有鳍结构的半导体场效晶体管(FET)装置。

图2至图13绘示出根据本公开一些实施例的制造具有鳍结构的半导体FET装置的操作步骤顺序。

图14及图15绘示出根据本公开一些实施例的制造具有鳍结构的半导体FET装置的操作步骤。

图16及图17绘示出根据本公开一些实施例的制造具有鳍结构的半导体FET装置的操作步骤。

图18及图19绘示出根据本公开一些实施例的制造具有鳍结构的半导体FET装置的操作步骤。

图20至图28绘示出根据本公开一些实施例的制造具有鳍结构的半导体FET装置的操作步骤顺序。

图29绘示出鳍结构于不同深度的掺杂浓度。

图30绘示出鳍结构于不同深度的掺杂浓度。

其中，附图标记说明如下：

10、12、14、950、1650、1850、2450 鳍结构

102、1300、1700、1900、2800鳍式场效晶体管(Fin FET) 装置

105、205、1405、1605、1805、2005 基底

120 阻挡层

160、1260、1660、1860 沟道区

165、1265、1665、1865 阱区

210、525、1510、2125 外延层

315、630、1415、1615、1815、2015、2130 掺杂层

420、1620、1820 掺杂的外延层

735、2235 掩模层

835、2335 掩模图案

955 曲面形状

1055、1655、1855、2555 隔离绝缘层

1365、1765、1965、2865 界面层

1370、1770、1970、2870 栅极介电层

1375、1775、1975、2875 功函数调整层

1380、1780、1980、2880 栅极电极

2905 线

2910、3005、3010、3015、3020 曲线

2920 掺杂浓度

h 高度

S 间距

t、t_STI、T₁、T₂、T₃ 厚度

W 宽度

具体实施方式

可理解的是以下的公开内容提供许多不同的实施例或范例，以实施本发明的不同特征部件。而以下的公开内容是叙述各个构件及其排列方式的特定范例，以求简化本公开内容。当然，这些仅为范例说明并非用以限定本发明。举例来说，元件的尺寸大小并未局限于以下公开的范围或数值，但取决于工艺条件及/或所需的装置特性。再者，若是以下的公开内容叙述了将一第一特征部件形成于一第二特征部件之上或上方，即表示其包含了所形成的上述第一特征部件与上述第二特征部件是直接接触的实施例，亦包含了尚可将附加的特征部件形成于上述第一特征部件与上述第二特征部件之间，而使上述第一特征部件与上述第二特征部件可能未直接接触的实施例。为了达到简化及明确目的，各种不同的特征部件可任意地依不同的尺寸比例绘示。

再者，在空间上的相关用语，例如＂之下＂、＂下方＂、＂下＂、＂上方＂、＂上＂等等在此处是用以容易表达出本说明书中所绘示的附图中元件或特征部件与另外的元件或特征部件的关系。这些空间上的相关用语除了涵盖附图所绘示的方位外，还涵盖装置于使用或操作中的不同方位。此装置可具有不同方位(旋转90度或其他方位)且此处所使用的空间上的相关符号同样有相应的解释。另外，＂由…制成＂的用语也意指＂包括＂或＂由…组成＂。

在本公开的一实施例中，一Fin FET包括一结构用以抑制Fin FET的阱区的杂质扩散进入Fin FET的沟道区。举例来说，如图1所示，一Fin FET装置102包括一阱区165、一阻挡层120及设置于阱区165上方的一沟道区160。在一实施例中，阻挡层120包括碳化硅(SiC)或含碳的硅(Si)化合物。阻挡层120可外延成长于一基底105的一表面上方。举例来说，阻挡层120可于制造FinFET装置102所进行的热操作步骤期间，抑制掺杂于阱区165内的杂质扩散进入沟道区160。尽管在一些实施例中阻挡层为由外延成长所形成的材料层，然而在其他实施例中，阻挡层包括注入基底105的共注入(co-implantation)掺杂物。Fin FET装置102包括鳍结构10、12及14。然而，鳍结构的数量并不限于三个。鳍结构的数量可为一个、二个、四个、五个或更多个。

图2至图13绘示出根据本公开一些实施例的制造具有鳍结构的半导体FET装置的操作步骤顺序。然而并非所绘示的所有部件都是必需的，且一或多个实施中可包括未绘示于附图中的额外部件。可在不脱离本公开的精神和范围内，部件排置及类型当可作各种不同更动。可提供额外的部件、不同的部件及/或些许的部件。再者，可改变操作步骤顺序。

在图2中，一外延层210外延成长于一基底205的一表面上。外延层210将于后续作为一阻挡层且包括对阱区内杂质具有阻挡特性的材料。举例来说，外延层210可为含碳的硅化合物或是碳化硅(SiC)。外延层210具有一厚度t，其在2nm至30nm的范围。在一些实施例中，外延层210具有一厚度t，其在2nm至10nm的范围。

举例来说，基底205为p型硅基底，具有一掺杂浓度，其约在1×10¹⁵cm^-3至1×10¹⁸cm^-3的范围。在其他实施例中，基底205为n型硅基底，具有一掺杂浓度，其约在1×10¹⁵cm^-3至1×10¹⁸cm^-3的范围。在一些实施例中，基底205具有(100)上表面。

另外，基底205可包括另一元素半导体，例如锗；化合物半导体，包括IV-IV族化合物半导体(例如，SiC及SiGe)、III-V族化合物半导体(例如，GaAs、GaP、GaN、InP、InAs、InSb、GaAsP、AlGaN、AlInAs、AlGaAs、GaInAs、GaInP及/或GaInAsP)；或其组合。在一实施例中，基底205为绝缘层上覆硅(silicon-on insulator,SOI)基底上的一硅层。非晶质基底(例如，非晶质Si或非晶质SiC)或绝缘材料(例如，氧化硅)也可使用于基底205。基底205可包括不同的区域，其已掺杂适合的杂质(例如，p型或n型导电型)。

在图3中，掺杂物可称作杂质离子(impurity ions)，其注入基底205内以形成一掺杂层315于基底205内。在一些实施例中，一离子注入操作步骤是用以将掺杂物注入于基底205内。举例来说，掺杂物可为硼、二氟化硼(BF₂)、氟、铟或其组合，以制造n型Fin FET的p型阱，且可为磷、砷、氟或其组合，以制造p型Fin FET的n型阱。在一些实施例中，进行一额外的离子注入操作步骤以形成一抗击穿注入(anti-punch through(APT)implant)，进而防止击穿效应。APT注入通常用于块材鳍部(bulk-fin)短沟道效应(short channel effect,SCE)控制。

在图3所示的注入操作步骤之后，进行一退火操作步骤，以活化掺杂层315内的掺杂物。退火操作步骤的操作温度约在800℃至1200℃的范围且进行一分钟。在一些实施例中，退火操作步骤的操作温度约在600℃至1100℃的范围且进行0.1秒至30秒。退火操作步骤可使掺杂物扩散于外延层210内，因而形成掺杂的外延层420，如图4所示。掺杂的外延层420可包括上述阱区注入(例如，用于p型阱的硼、用于n型阱的磷)及APT注入。

在图5中，一外延层525外延成长于掺杂的外延层420的一表面上。举例来说，外延层525可为硅、SiC、III-V族化合物材料或其他适合的材料。在一些实施例中，基底205及外延层525为硅、锗或III-V族外延层的其中一者。外延层525于后续用以形成一或多个鳍结构。在一些实施例中，外延层525的高度约在100nm至300nm的范围。而在其他实施例中，约在50nm至100nm的范围。

如图6所示，外延层525的外延成长温度可能会造成掺杂层315及掺杂的外延层420内的某些掺杂物扩散进入外延层525而在外延层525内形成一掺杂层630。然而，由于掺杂的外延层420(其用以作为阻挡层)设置于掺杂层315与外延层525之间，因此可将扩散进入外延层525的杂质总量最小化。据此，掺杂的外延层420可经由掺杂层315的掺杂物剖面分布(dopant profile)的限制而促进掺杂物扩散控制，以降低自掺杂层315至外延层525的掺杂物回扩散。

在图7中，一掩模层735形成于外延层525上方。举例来说，掩模层735可包括一垫氧化层及一掩模层。在一些实施例中，垫氧化层为氧化硅层而掩模层为氮化硅(SiN)掩模层。举例来说，可利用热氧化操作步骤形成垫氧化层，其可作为外延层525与氮化硅掩模层之间的粘着层。氮化硅掩模层可利用化学气相沉积(chemical vapor deposition,CVD)而形成，例如低压化学气相沉积(low-pressure CVD,LPCVD)或等离子体辅助化学气相沉积(plasma enhanced CVD,PECVD)。垫氧化层的厚度约在2nm至15nm的范围，而氮化硅掩模层的厚度约在10nm至50nm的范围。

如图8所示，通过实施图案化操作步骤，将掩模层735图案化成掩模图案835。在一些实施例中每一掩模图案835的宽度W约在5nm至40nm的范围，而在其他实施例中约在10nm至30nm的范围。

如图9所示，以掩模图案835作为蚀刻掩模进行一沟槽蚀刻操作步骤，将外延层525、外延层525的掺杂层630、掺杂的外延层420及基底205的掺杂层315图案化成鳍结构950。在一些实施例中，鳍结构950的底部具有一曲面形状955。

可通过不同的操作步骤进行上述沟槽蚀刻操作步骤，包括一干蚀刻操作步骤及一湿蚀刻操作步骤。干蚀刻操作步骤可使用含氟气体(例如，CF₄、SF₆、CH₂F₂、CHF₃及/或C₄F₈)、含氯气体(例如，Cl₂、CHCl ₃、CCl ₄及/或BCl ₃)、含溴气体(例如，HBr及/或CHBr₃)、含氧气体、含碘气体、其他适合气体及/或等离子体或其组合。

在图9中，三个鳍结构950彼此相邻设置。然而，鳍结构的数量并未限定于三个。鳍结构的数量可为一个、二个、四个、五个或更多个。此外，一或多个虚置鳍结构可设置于邻近鳍结构950的两侧，以改善图案化操作步骤的图案定义正确性(pattern fidelity)。在一些实施例中，鳍结构950的宽度W约在5nm至40nm的范围，而在某些实施例中约在7nm至15nm的范围。在一些实施例中，鳍结构950的高度h约在100nm至300nm的范围，而在某些实施例中约在50nm至100nm的范围。在一些实施例中，鳍结构950的间距S约在5nm至80nm的范围，而在某些实施例中约在7nm至15nm的范围。然而，本领域技术人员应了解到全文中所述及的外观尺寸及数值仅为范例说明，且可变更，以适合不同的集成电路尺寸比例。

在图10中，一隔离绝缘层1055，如部分的浅沟槽隔离(shallow trench isolation,STI)，形成于基底205的掺杂层315的一表面上且围绕鳍结构950及掩模图案835，以完全埋藏鳍结构950及掩模图案835。隔离绝缘层1055可包括一或多个绝缘材料层。举例来说，每一绝缘材料层可包括氧化硅、二氧化硅、氮化硅、氮氧化硅(SiON)、SiOCN、氟掺杂硅玻璃(FSG)或低介电常数介电层。隔离绝缘层1055可利用CVD操作步骤而形成，例如LPCVD操作步骤、等离子体CVD(plasma CVD)操作步骤、流动式CVD(flowable CVD)操作步骤、分子层沉积(molecular layer deposition,MLD)操作步骤等等。

在流动式CVD中，以流动的介电材料取代氧化硅进行沉积。顾名思义，流动式介电材料为沉积期间可＂流动＂，以填入高深宽比的间隙或空间。通常各种不同的化学物质加入于含硅前驱物中，使沉积膜层能够流动。在一些实施例中，加入氮氢化物键结。流动式介电前驱物的范例，特别是流动式氧化硅前驱物，包括硅酸盐、硅氧烷(siloxane)、甲基硅酸盐类(methyl silsequioxane,MSQ)、含氢硅酸盐类(hydrogen silsequioxane,HSQ)、MSQ/HSQ、全氢硅氮烷(perhydrosilazane,PSZ)、全氢聚硅氮烷(perhydro-polysilazane,PHPS)、四乙氧基硅烷(tetraethoxysilane,TEOS)或甲硅烷基胺(silyl-amine)(例如，三甲硅烷基胺(trisilylamine,TSA))。这些流动式氧化硅材料形成于一多重操作步骤(multiple-operation)工艺。在沉积流动式膜层之后，进行固化并接着进行退火，以去除不需要的元素而形成氧化硅。当去除不需要的元素时，流动式膜层变得致密并收缩。在一些实施例中，导入多重退火工艺。流动式膜层进行一次以上的固化及退火。流动式膜层可掺杂硼及/或磷。在一些实施例中，隔离绝缘层1055由一或多个SOG、SiO、SiON、SiOCN或氟掺杂硅玻璃(FSG)所构成的膜层而形成。

在图11中，举例来说，掩模图案835及一部分的隔离绝缘层1055通过化学机械研磨(chemical mechanical polishing,CMP)操作步骤或其他平坦化操作步骤(例如，回蚀刻操作步骤)而去除。在图12中，蚀刻隔离绝缘层1055。可通过不同的操作步骤进行上述蚀刻操作步骤，包括一干蚀刻操作步骤、一湿蚀刻操作步骤或干蚀刻操作步骤及湿蚀刻操作步骤的组合。干蚀刻操作步骤可使用含氟气体(例如，CF₄、SF₆、CH₂F₂、CHF₃及/或C₄F₈)、含氯气体(例如，Cl₂、CHCl ₃、CCl ₄及/或BCl ₃)、含溴气体(例如，HBr及/或CHBr₃)、含氧气体、含碘气体、其他适合气体及/或等离子体或其组合。隔离绝缘层1055所得到的厚度t_STI可在100nm至600nm的范围。在一些实施例中，隔离绝缘层1055所得到的厚度t_STI可在30nm至200nm的范围。在此实施例中，蚀刻隔离绝缘层1055，使隔离绝缘层1055的最上表面大体上相等于掺杂的外延层420的最上表面。鳍结构950突出于隔离绝缘层1055的部分成为Fin FET装置的一沟道区1260，而鳍结构950埋入于隔离绝缘层1055的部分成为Fin FET装置的阱区1265。Fin FET装置的阱区1265包括掺杂层315及掺杂的外延层420。

在图13中，一栅极结构形成于鳍结构950及隔离绝缘层1055上，以形成一Fin FET装置1300。栅极结构包括一界面层1365、一栅极介电层1370、一功函数调整层1375及一栅极电极1380。上述每一者设置于鳍结构950及隔离绝缘层1055上。

界面层1365可包括一介电材料，例如氧化硅(SiO₂)层。界面层1365可通过化学氧化、热氧化、原子层沉积(atomic layer deposition,ALD)、CVD及/或其他适合的操作步骤而形成。尽管所绘示的界面层1365、一栅极介电层1370(高介电常数介电层)、一功函数调整层1375及一栅极电极1380为单层材料，然而界面层1365、一栅极介电层1370(高介电常数介电层)、一功函数调整层1375及一栅极电极1380每一者可包括多层材料。

在一些实施例中，栅极介电层1370包括一或多层介电材料，例如氧化硅、氮化硅、高介电常数介电材料、其他适合的介电材料及/或其组合。高介电常数介电材料的范例包括HfO₂、HfSiO、HfSiON、HfTaO、HfTiO、HfZrO、氧化锆、氧化铝、氧化钛、二氧化铪-氧化铝(HfO₂-Al₂O₃)合金、其他适合的高介电常数介电材料及/或其组合。在一些实施例中，使用二氧化铪(HfO₂)。栅极介电层1370(高介电常数介电层)可通过ALD、CVD、物理气相沉积(physical vapor depositin,PVD)、高密度等离子体化学气相沉积(high density plasma CVD,HDPCVD)或其他适合的操作步骤及/或其组合。在一些实施例中，栅极介电层1370(高介电常数介电层)的厚度约在1nm至10nm的范围。在其他实施例中，约在2nm至7nm的范围。

在一些实施例中，功函数调整层1375夹设于栅极介电层1370(高介电常数介电层)与栅极电极1380之间。功函数调整层1375由导电材料所构成，例如单层的TiN、TaN、TaAlC、TiC、TaC、Co、Al、TiAl、HfTi、TiSi、TaSi或TiAlC或由这些材料所构成的二层或以上的一多层结构。对于n型Fin FET来说，是使用一或多层的TaN、TaAlC、TiC、TaC、Co、TiAl、HfTi、TiSi及TaSi作为功函数调整层，而对于p沟道的Fin FET来说，是使用一或多层的TiAlC、Al、TiAl、TaN、TaAlC、TiN、TiC及Co作为功函数调整层。作为功函数调整层1375可通过ALD、PVD、CVD、电子束蒸镀或其他适合的操作步骤而形成。

在一些实施例中，栅极电极1380包括一或多层的导电材料，例如多晶硅、铝、铜、钛、钽、钨、钴、钼、氮化钽、硅化镍、硅化钴、TiN、WN、TiAl、TiAlN、TaCN、TaC、TaSiN、金属合金、其他适合的材料及/或其组合。

在一些实施例中，对于n型Fin FET来说，Fin FET装置1300的阱区1265包括p型掺杂物，例如硼、铟、氟及氮。在一些实施例中，对于p型Fin FET来说，Fin FET装置1300的阱区1265包括n型掺杂物，例如磷、砷、氟、碳及氮。

外延层210可用于促进掺杂物扩散控制。在促进掺杂物扩散控制中，外延层210可作为阻挡材料以限制掺杂层315的掺杂物剖面分布，以降低掺杂物自掺杂层315至外延层525的回扩散。掺杂物剖面分布的限制促进于沟道区1260与阱区1265之间达成骤降的掺杂物剖面分布。外延层210通过作为间隙原子吸收器(interstitial atom getter)来阻止掺杂物扩散而能够在Fin FET装置1300的沟道区1260与阱区1265之间具有较佳的剖面分布骤降度(profile abruptness)。据此，外延层210内的碳杂质可称作吸收杂质(gettering impurities)。通过作为间隙原子吸收器，外延层210也可在形成鳍部的操作步骤期间降低沟道缺陷的形成。

扩散可能是在热操作步骤(例如，退火操作步骤、外延成长操作步骤)期间发生，且可能造成掺杂物自Fin FET装置1300的阱区1265存在于沟道区1260内而造成装置效能的下降。举例来说，回扩散会引发Fin FET装置1300的沟道区1260内随机掺杂变异(random dopant fluctuation)，并造成起始电压(V_t)与不具有回扩散情形时的不匹配。降低扩散可改善短沟道控制及载子迁移率且可降低Fin FET装置1300的沟道区1260内随机掺杂变异。随机掺杂变异可能是由于APT及/或阱区掺杂物的回扩散所造成的意外掺杂物。再者，降低沟道缺陷形成，例如于外延层525内，能够改善有效宽度(W_eff)及改善良率。

尽管先前所述的掺杂物注入一基底后，接着成长一外延层，然而在一些实施例中，在成长一外延层之前，会注入掺杂物于基底内而形成一阱区层。在以下的实施例中，可利用相同或相似于先前实施例的结构、材料、操作步骤、工艺及/或配置，并省略其详细的说明。

如图14所示，举例来说，可利用如图3所述的离子注入而注入掺杂物于一基底1405内，以形成一掺杂层1415于基底1405内。在图15中，相似于图2的制造操作步骤，一外延层1510外延成长于基底1405的掺杂层1415上方。举例来说，外延层1510可为硅或碳化硅(SiC)。比较图3及图14，由于图14中于掺杂物注入基底1405之后才成长外延层1510，因此图14中离子注入所采用的注入能量可低于图3所采用的注入能量。在一些实施例中，按照如图4至图13所述进行后续操作步骤，以形成Fin FET装置1300。

在一些实施例中，取代在阱区层上方形成一SiC层，将碳离子注入于一掺杂层(例如，图3的315)并邻近于其表面，以形成一阻挡层。碳离子注入可直接进行于掺杂层的表面上或经由形成于掺杂层上的一氧化层。若形成氧化层，在进行碳离子注入之后，可通过干蚀刻及/或湿蚀刻去除氧化层。

尽管如以上所述，然而请参照图12，对一隔离绝缘层(例如，图12的1055)进行一蚀刻操作步骤，使所得到的隔离绝缘层具有一最上表面，其大体上相等于掺杂的外延层(例如，图12的420)的最上表面。在其他实施例中，进行上述蚀刻操作步骤，使隔离绝缘层位于依不同的位置。

举例来说，在图16中，一隔离绝缘层1655已形成于基底1605的掺杂层1615的一表面上。在一些实施例中，隔离绝缘层1655的形成为进行部分的STI操作步骤，接着进行蚀刻，使隔离绝缘层1655具有一最上表面大体上相等于掺杂的外延层1620的一最下表面。在一些实施例中，隔离绝缘层1655所得到的厚度t_STI可在100nm至500nm的范围。在一些实施例中，掺杂的外延层1620的厚度T₁可在5nm至30nm的范围。

突出于隔离绝缘层1655的鳍结构1650的部分成为一Fin FET装置的沟道区1660，而埋入于隔离绝缘层1655内的鳍结构1650的部分成为Fin FET装置的阱区1665。Fin FET装置的阱区1665包括掺杂层1615及掺杂的外延层1620。

在图17中，一栅极结构形成于鳍结构1650及隔离绝缘层1655上，以形成一Fin FET装置1700。栅极结构包括一界面层1765、一栅极介电层1770、一功函数调整层1775及一栅极电极1780。上述每一者设置于鳍结构1750及隔离绝缘层1655上。

在其他实施例中，如图18所示，可蚀刻一隔离绝缘层(例如，图10的1055)，使所得到的的隔离绝缘层1855、一部分掺杂的外延层1820突出于隔离绝缘层1855的一最上表面，且一部分掺杂的外延层1820埋入于隔离绝缘层1855内。在一些实施例中，隔离绝缘层1855的厚度t_STI可在30nm至200nm的范围。在一些实施例中，掺杂的外延层1820的厚度T₁可在2nm至10nm的范围。在一些实施例中，掺杂的外延层1820突出于隔离绝缘层1855的最上表面的部分的厚度T₂可在1nm至3nm的范围。在一些实施例中，掺杂的外延层1820埋入于隔离绝缘层1855内的部分的厚度T₃可在1nm至7nm的范围。

在一些实施例中，为了得到图18的结构配置，采用了图2至图11的操作步骤。在其他实施例中，为了得到图18的结构配置，采用了图14及图15的操作步骤并接续图4至图11的操作步骤。在图11的蚀刻操作步骤中，对隔离绝缘层(例如，图11的1055)进行蚀刻操作步骤，使所得到的隔离绝缘层1855具有一部分掺杂的外延层1820突出于隔离绝缘层1855的一最上表面以及一部分掺杂的外延层1820埋入于隔离绝缘层1855内。

突出于隔离绝缘层1855的鳍结构1850的部分成为一Fin FET装置的沟道区1860，而埋入于隔离绝缘层1855内的鳍结构1850的部分成为Fin FET装置的阱区1865。Fin FET装置的阱区1865包括掺杂层1815及掺杂的外延层1820。

在图19中，一栅极结构形成于鳍结构1850及隔离绝缘层1855上，以形成一Fin FET装置1900。栅极结构包括一界面层1965、一栅极介电层1970、一功函数调整层1975及一栅极电极1980。上述每一者设置于鳍结构1850及隔离绝缘层1855上。

图20至图28绘示出根据本公开一些实施例的制造具有鳍结构的半导体FET装置的操作步骤顺序。然而并非所绘示的所有部件都是必需的，且一或多个实施中可包括未绘示于附图中的额外部件。可在不脱离本公开的精神和范围内，部件排置及类型当可作各种不同更动。可提供额外的部件、不同的部件及/或些许的部件。再者，可改变操作步骤顺序。

在图20中，一组阱区掺杂物注入于一基底2005内，以形成一掺杂层2015于基底2005内。也可注入共注入掺杂物于基底2005内，使掺杂层2015包括共注入掺杂物。在一些实施例中，利用一或多个离子注入操作步骤，以将该组阱区掺杂物及共注入掺杂物注入于基底2005内。尽管图20绘示出用于n型阱或p型阱的离子注入，然而用于n型阱的离子注入操作步骤及用于p型阱的离子注入操作步骤可分开进行。举例来说，该组阱区掺杂物可为硼、二氟化硼(BF₂)、氟、铟或其组合，以制造n型Fin FET的p型阱，且可为磷、砷、氟或其组合，以制造p型Fin FET的n型阱。在一些实施例中，举例来说，共注入掺杂物可为碳、氮、氟或其组合。在一些实施例中，进行一额外的离子注入操作步骤以形成一APT注入物，进而防止击穿效应。APT注入物通常用于块材鳍部SCE控制。

共注入掺杂物可用于阻止阱区注入物及APT注入物与基底2005内的缺陷(例如，间隙/空孔)之间的反应。举例来说，由于阱区注入物可透过缺陷来扩散，因此基底2005内过量的间隙在退火工艺期间可能会成为阱区注入物(例如，用于p型阱的硼、用于n型阱的磷)暂态增强扩散(transient enhanced diffusion,TED)的来源。共注入掺杂物可作为间隙原子吸收器来降低TED。

所采用的共注入掺杂物可取决于所采用的阱区注入物及APT注入物的种类。举例来说，碳通常能更有效地抑制硼APT回扩散。因此，在一些实施例中，当硼用于APT注入时，共注入掺杂物包括碳。在另一范例中，氮通常比碳更有效地抑制铟APT回扩散。因此，在一些实施例中，若将铟用于APT注入时，氮成为比碳更佳的共注入掺杂物选择。共注入掺杂物通常不同于阱区注入物及APT注入物。

在一些实施例中，共注入掺杂物与阱区/APT注入掺杂物同时进行注入(例如，在相同的掺杂操作步骤期间)。在一些实施例中，在注入阱区/APT注入掺杂物之后才进行共注入掺杂物的注入。

在图21中，一外延层2125外延成长于基底2005的一表面上方。举例来说，外延层2125可为硅。在一些实施例中，外延层2125为轻掺杂Si。举例来说，外延层2125为一硅层，其掺杂的杂质总量约在约在1×10¹⁶cm^-3至1×10¹⁷cm^-3的范围。在某些实施例中，外延层2125包括一未掺杂(本质)的Si层(掺杂物总量少于1×10¹⁶cm^-3)。在其他实施例中，外延层2125包括形成于掺杂层2015上方的一未掺杂的Si层及形成于未掺杂的Si层上的轻掺杂Si(掺杂总量约在约在1×10¹⁶cm^-3至1×10¹⁷cm^-3的范围)。掺杂物可包括用于n沟道FET的磷及/或砷以及用于p沟道FET的硼。在某些实施例中，一具有n型掺杂物的轻掺杂Si形成于p型阱上方，而一具有p型掺杂物的轻掺杂Si形成于n型阱上方。

在一些实施例中，硅外延层2125形成于650℃至750℃的温度范围。外延层2125的外延成长温度可能会造成掺杂物位于掺杂层2015内并扩散至外延层2125内而在外延层2125内形成一掺杂层2130。外延层2125于后续用以形成一或多个鳍结构。在一些实施例中，外延层2125的高度h约在100nm至300nm的范围，且在其他实施例中，约在50nm至100nm的范围。

共注入掺杂物可用于促进掺杂物扩散控制。共注入掺杂物可用作一阻挡材料，其与该组阱区掺杂物混合，以限制该组阱区掺杂物于阱层(掺杂层)2015的掺杂物剖面分布，以降低掺杂物自阱层2015至外延层2125的回扩散。举例来说，共注入掺杂物(例如，C、N、F)可抑制阱区/APT掺杂物于退火操作步骤期间扩散于外延层2125内。掺杂物剖面分布的限制促进所得到的Fin FET装置的沟道区与所得到的Fin FET装置的阱区之间达成骤降的掺杂物剖面分布。共注入掺杂物通过作为间隙原子吸收器来阻止掺杂物扩散而能够在所得到的Fin FET装置的沟道区与阱区之间具有较佳的剖面分布骤降度。通过作为间隙原子吸收器，共注入掺杂物也可在形成鳍部的操作步骤期间降低沟道缺陷的形成。

扩散可能是在热操作步骤(例如，退火操作步骤、外延成长操作步骤)期间发生，且可能造成掺杂物存在于所得到的Fin FET装置的沟道区内而造成装置效能的下降。降低扩散可改善短沟道控制及载子迁移率且可降低所得到的Fin FET装置内随机掺杂变异。再者，降低沟道缺陷形成，例如于外延层2125内，能够改善有效宽度(W_eff)及改善良率。

在一些实施例中，在进行外延层2125的成长操作步骤之后的后续操作步骤相似于先前图7至图13所述的操作步骤。在图22中，相似于图7的操作步骤，一掩模层2235形成于外延层2125上方。在图23中，相似于图8的操作步骤，将掩模层2235图案化成掩模图案2335。在图24中，相似于图9的操作步骤，利用掩模图案2335作为蚀刻掩模，通过蚀刻外延层2125、外延层2125的掺杂层2130及基底2005的掺杂层2015，以形成鳍结构2450。在一些实施例中，至少一鳍结构2450于后续中用以形成n沟道晶体管，且至少一鳍结构2450于后续中用以形成p沟道晶体管。

在图25中，相似于图10的操作步骤，一隔离绝缘层2555形成于掺杂层2015的一表面上且围绕鳍结构2450及掩模图案2335。在图26中，相似于图11的操作步骤，去除掩模图案2335及一部份的隔离绝缘层2555。在图27中，相似于图12的操作步骤，蚀刻隔离绝缘层2555。在图28中，相似于图13的操作步骤，一栅极结构形成于鳍结构2450及隔离绝缘层2555上，以形成Fin FET装置2800。栅极结构包括一界面层2865、一栅极介电层2870、一功函数调整层2875及一栅极电极2880。上述每一者设置于鳍结构2450及隔离绝缘层2555上。在一些实施例中，一栅极结构形成于鳍结构上方。在其他实施例中，一栅极结构形成于用于一或多个n沟道晶体管的一或多个鳍结构上方，且一栅极结构形成于用于一或多个p沟道晶体管的一或多个鳍结构上方。

在一些实施例中，采用阻挡层(例如，外延层210及/或共注入掺杂物)可促进掺杂物扩散控制，相较于没有阻挡层的情形能够改善的接面骤降度(junction abruptness)为每10倍的掺杂浓度变化的掺杂剖面分布深度为10nm(其表示为10nm/dec)。另外，由于自鳍结构的阱区(例如，1265)的掺杂物扩散，因此可于鳍结构(例如，950)的沟道区(例如，1260)内达成减少28％的掺杂物。再者，阻挡层能够降低或排除鳍底部的掺杂损失，例如自沟道区至阱区的掺杂物扩散。

掺杂的外延层(例如，图4的420、图16的1620及图18的1820)的位置相对于隔离绝缘层(例如，图12的1055、图16的1655及图18的1855)的位置会影响短沟道控制及接面骤降度。在一些情形中，进行蚀刻操作步骤，使掺杂的外延层位于隔离绝缘层的一最上表面上方，此能够改善短栅极长度(L_g)的SCE控制。在一些情形中，图16中采用外延层1620，改善的接面骤降度为4nm/dec更胜于图4中采用外延层420。

使用阻挡层，例如SiC外延层(例如，外延层210)或共注入，在相较于未使用上述阻挡层的基准情形下，能够使沟道内具有较低的回扩散并改善沟道骤降度。在一范例中，碳可使用于阻挡层内，例如用于外延层或共注入中。当采用SiC外延层(例如，外延层210)作为阻挡层，且外延层成长于注入操作步骤之前(例如，图3中)，举例来说，平均沟道掺杂浓度大约为上述基准情形的一半；举例来说，鳍底部的掺杂浓度大约为上述基准情形的三分之二；且举例来说，沟道骤降度大约为上述基准情形的三分之二。当采用SiC外延层(例如，外延层1510)作为阻挡层，其中外延层成长于注入操作步骤之后(例如，图14中)，以及当使用碳于共注入中，都具有相似的结果。

图29绘示出鳍结构于不同深度的掺杂浓度。曲线2910表示没有阻挡层的情形(其可称作基准情形A，以供比较的目的)下鳍结构于不同深度之间的掺杂浓度关系。

在基准情形A中，掺杂浓度曲线2910大体上对称于线2905(其对应于峰值(最大值)浓度)。自峰值浓度位置朝向沟道区，掺杂浓度递减，例如从40nm/dec至50nm/dec。此处，「减少的X nm/dec」称作一沟道骤降度且表示当位置移动X nm(朝向沟道区或图29的左侧)掺杂浓度变成1/10。

相较之下，当采用阻挡层，减少的掺杂浓度2920小于30nm/dec。在一些实施例中，减少的掺杂浓度2920小于20nm/dec。因此，当采用阻挡层时，掺杂浓度非对称于对应于峰值浓度的线2905。

图30绘示出当使用硼做为用于n型Fin FET的p行掺杂物时，鳍结构于不同深度之间的掺杂浓度关系。曲线3005表示没有阻挡层时(其可称作基准情形B，以供比较的目的)，鳍结构于不同深度之间的碳掺杂浓度关系。曲线3010表示当于进行注入操作步骤之前成长一SiC外延层(例如，外延层210)作为阻挡层的情形(例如，图3)下，鳍结构于不同深度之间的碳掺杂浓度关系。曲线3015表示当以碳进行共注入而作为阻挡层的情形(例如，图20)下，鳍结构于不同深度之间的碳掺杂浓度关系。曲线3020表示当于进行注入操作步骤之后成长一SiC外延层(例如，外延层1510)作为阻挡层的情形(例如，图14)下，鳍结构于不同深度之间的碳掺杂浓度关系。

在基准情形B中，平均沟道掺杂浓度例如为4.6×10¹⁸cm^-3，鳍底部掺杂浓度例如为1.7×10¹⁹cm^-3，且沟道骤降度为42nm/dec。当采用SiC外延层(例如，外延层210)作为阻挡层，且于进行注入操作步骤之前成长SiC外延层时(例如，图3)，平均沟道掺杂浓度例如为2.2×10¹⁸cm^-3，鳍底部掺杂浓度例如为1.1×10¹⁹cm^-3，且沟道骤降度为28nm/dec。当采用SiC外延层(例如，外延层1510)作为阻挡层，且于进行注入操作步骤之后成长SiC外延层时(例如，图14)，平均沟道掺杂浓度例如为1.6×10¹⁸cm^-3，鳍底部掺杂浓度例如为1.2×10¹⁹cm^-3，且沟道骤降度为24nm/dec。当采用碳于共注入中，平均沟道掺杂浓度例如为2.2×10¹⁸cm^-3，鳍底部掺杂浓度例如为1.1×10¹⁹cm^-3，且沟道骤降度为28-30nm/dec。一般而言，采用阻挡层(例如，外延层或共注入)，能够具有低的平均沟道掺杂浓度并改善沟道骤降度。除了Fin FET装置特性(例如，平均沟道掺杂浓度及沟道骤降度)外，当决定阻挡层种类(例如，外延层成长操作步骤或共注入操作步骤)时，必须考虑到多个因素(例如，制造难易度及成本)。

一般而言，采用阻挡层(例如，外延层或共注入)，能够具有低的平均沟道掺杂浓度、低的鳍底部掺杂浓度并改善沟道骤降度。除了Fin FET装置特性(例如，平均沟道掺杂浓度、鳍底部掺杂浓度及沟道骤降度)外，当决定阻挡层种类(例如，外延层成长操作步骤或共注入操作步骤)时，必须考虑到多个因素(例如，制造难易度及成本)。

根据本公开的一型态，在一种半导体装置的制造方法中，形成掺杂一第一掺杂物的一掺杂层于一基底内。形成一半导体层于掺杂层上。通过至少图案化半导体层及掺杂层，以形成一鳍结构，使鳍结构包括具有半导体层的一沟道区及具有掺杂层的一阱区。形成一隔离绝缘层，使鳍结构的沟道区突出于该隔离绝缘层，而鳍结构的阱区埋入于隔离绝缘层内。形成一栅极结构于部分的鳍结构及隔离绝缘层上方。半导体层为一掺杂的硅层及一未掺杂的硅层的其中的至少一者。

根据本公开的另一型态，在一种半导体装置的制造方法中，形成用于p型阱的一第一掺杂层于一基底内，第一掺杂层包括一第一掺杂物。形成用于n型阱的一第二掺杂层于基底内，第二掺杂层包括一第二掺杂物。形成一半导体层于基底的第一掺杂层及该第二掺杂层的上方。通过图案化半导体层及第一掺杂层以形成一第一鳍结构，且通过图案化半导体层及第二掺杂层以形成一第二鳍结构。形成一隔离绝缘层，使第一鳍结构及第二鳍结构的上部突出于隔离绝缘层，且第一鳍结构及第二鳍结构的下部埋入于隔离绝缘层内。形成一栅极结构于第一鳍结构及第二鳍结构的其中至少一者上方。半导体层为一掺杂的硅层及一未掺杂的硅层的其中的至少一者。

根据本公开的又另一型态，一种半导体装置，具有一鳍式场效晶体管，且包括︰一鳍结构，包括掺杂一第一掺杂物的一阱层及一沟道层；一隔离绝缘层，其中鳍结构的沟道层突出于隔离绝缘层，而阱层埋入于隔离绝缘层内；以及一栅极结构，设置于至少一部分的沟道层及隔离绝缘层上方。在鳍结构内，第一掺杂物沿一深度方向的浓度非对称于对应第一掺杂物的峰值浓度的位置。

以上概略说明了本发明数个实施例的特征，使本领域技术人员对于本公开的型态可更为容易理解。任何本领域技术人员应了解到可轻易利用本公开作为其它工艺或结构的变更或设计基础，以进行相同于此处所述实施例的目的及/或获得相同的优点。任何本领域技术人员也可理解与上述等同的结构并未脱离本公开的精神和保护范围内，且可在不脱离本公开的精神和范围内，当可作更动、替代与润饰。