高压半导体器件的制作方法

本发明总体涉及半导体领域，更具体地，涉及高压半导体器件。

背景技术：

高压或超高压金属氧化物半导体(MOS)晶体管器件广泛用于各种应用。超高压金属氧化物半导体场效应晶体管(MOSFET)通常被制造具用共面的漏极和源极区域。通常，超高压MOS晶体管器件可以耐受数百伏(诸如300V或以上)的漏极电压。

技术实现要素：

根据本发明的一个方面，提供了一种半导体器件，包括：晶体管(包括源极区域；和漏极区域)；隔离组件，围绕所述源极区域；导电层，被配置为用于所述漏极区域的互连；以及导电组件，介于所述导电层与所述隔离组件之间，被配置为为了所述隔离组件而屏蔽所述隔离组件上方的电场。

优选地，所述导电组件设置在所述隔离组件上。

优选地，所述导电组件覆盖整个所述隔离组件。

优选地，所述导电组件覆盖所述隔离组件的一部分。

优选地，所述导电组件延伸至所述源极区域上。

优选地，所述导电组件被配置为被电压电平偏置。

优选地，所述导电组件延伸至所述隔离组件上方。

优选地，所述导电组件被配置为被电压电平偏置。

优选地，所述导电组件包括选自多晶硅和金属中的一种的材料。

根据本发明的另一方面，提供了一种半导体器件，包括：晶体管，包括：源极区域，位于第二阱区内的第一阱区中；和漏极区域，位于所述第二阱区中；隔离组件，围绕所述源极区域；以及导电组件，被配置为有助于电荷在所述第二阱区中的累积，其中，所述电荷具有与所述第二阱区的多数载流子相同的电类型。

优选地，所述导电组件被配置为被电压电平偏置。

优选地，所述导电组件设置在所述隔离组件上。

优选地，所述导电组件覆盖整个所述隔离组件。

优选地，所述导电组件覆盖所述隔离组件的一部分。

优选地，所述导电组件延伸至所述源极区域上。

优选地，所述导电组件耦合至所述源极区域。

优选地，该半导体器件还包括：第二导电组件，位于所述隔离组件上。

根据本发明的又一方面，提供了一种半导体器件，包括：NMOS晶体管(包括源极区域，位于n阱内的p阱中；和漏极区域，位于所述n阱中)；隔离组件，围绕所述源极区域；导电组件，被配置为有助于负电荷在所述n阱中的累积，其中，所述负电荷具有与所述n阱的多数载流子相同的电类型；以及第二导电组件，被配置为有助于所述负电荷在所述n阱中的的累积。

优选地，所述第一导电组件延伸至所述隔离组件上方并且通过接触件耦合至所述源极。优选地，所述第二导电组件设置在所述隔离组件上并且被配置为被电压电平偏置。

附图说明

当结合附图进行阅读时，根据下面详细的描述可以最佳地理解本发明的各个方面。应该注意，根据工业中的标准实践，各种部件没有被按比例绘制。实际上，为了清楚的讨论，各种部件的尺寸可以被任意增加或减少。

图1A是根据本发明的一些实施例的半导体器件的布局顶视图。

图1B是根据本发明的一些实施例的沿着线A-A’截取的图1A所示的半导体器件的截面图。

图2是根据本发明的一些实施例的半导体器件的示图。

图3是根据本发明的一些实施例的半导体器件的示图。

图4是根据本发明的一些实施例的半导体结构的示图。

图5A是根据本发明的一些实施例的示出了根据本发明的晶体管的以及现有晶体管的源极浮置能力的示图。

图5B是根据本发明的一些实施例的示出了根据本发明的晶体管的以及现有晶体管的源极浮置能力的示图。

图6A是根据本发明的一些实施例的半导体器件的布局顶视图。

图6B是根据本发明的一些实施例的沿着线A-B截取的图6A所示的半导体器件的截面图。

图7是根据本发明的一些实施例的半导体器件的示图。

图8是根据本发明的一些实施例的半导体器件的示图。

图9是根据本发明的一些实施例的半导体器件的示图。

图10是根据本发明的一些实施例的半导体器件的示图。

图11A是根据本发明的一些实施例的半导体器件的布局顶视图。

图11B是根据本发明的一些实施例的沿着线A-B截取的图11A所示的半导体器件的截面图。

具体实施方式

以下公开内容提供了多种不同实施例或实例，以实现本发明的不同特征。以下将描述组件和布置的具体实例以简化本发明。当然，这些仅是实例并且不意欲限制本发明。例如，在以下描述中，在第二部件上方或上形成第一部件可以包括第一部件和第二部件直接接触的实施例，也可以包括形成在第一部件和第二部件之间的附加部件使得第一部件和第二部件不直接接触的实施例。而且，本发明在各个实例中可以重复参考数字和/或字母。这种重复仅是为了简明和清楚，其自身并不表示所论述的各个实施例和/或配置之间的关系。

图1A是根据本发明的一些实施例的半导体器件1的布局顶视图。参考图1A，半导体器件1包括晶体管M，该晶体管包括漏极区域12、栅极16和源极区域14。在本实施例中，漏极区域12呈现圆形，而源极区域14和栅极16呈现环形。此外，漏极区域12被栅极16围绕，而栅极转而又被源极区域14围绕。此外，源极区域14被隔离组件18围绕。隔离组件18被配置为隔绝源极区域14与诸如另一晶体管的另一电子组件之间的电通信。

栅极16耦合至用于互连的第一导电层M1，源极区域14耦合至用于互连的第二导电层M2，以及漏极区域12耦合至用于互连的第二导电层M2。此外，提供包括收集区域(pickup region)D、S和G并且与晶体管M分离的连接区7以分别利于漏极区域12、源极区域14和栅极16的互连。

第一导电层M1的一部分在环形栅极16上方呈现不连续的环形。此外，第二导电层M2的一部分在漏极区域12与连接区7之间的AA'方向上延伸。应该注意，如果第二导电层M2与第一导电层M1在不连续部分处重叠，那么将在第二导电层M2与第一导电层M1之间出现不期望的耦合效应。为了避免该问题，在第二导电层M2与第一导电层M1重叠的地方，去除第一导电层M1。

在晶体管M工作期间，电流可以流经第二导电层M2，并且建立相对较强的电场，这可以导致源极区域14的电压电平的劣化。为了缓解或消除该劣化，将导电组件19设置在隔离组件18上或上方，这将参考图1B给出详细描述。

在实施例中，晶体管M包括金属氧化物半导体场效应晶体管(MOSFET)。在另一实施例中，晶体管M包括能够在700V或以上的电压下工作的高压MOSFET。可选地，晶体管M包括双极结型晶体管(BJT)、互补MOS(CMOS)晶体管等。此外，晶体管M可以用于功率器件，诸如功率二极管或晶闸管。在实施例中，隔离组件18包括浅沟槽隔离(STI)结构。在另一实施例中，隔离组件18包括硅的局部氧化物(LOCOS)结构。在又一实施例中，隔离组件18包括场氧化物(FOX)结构。

图1B是根据本发明的一些实施例的沿着线A-A’截取的图1A所示的半导体器件1的截面图。参考图1B，除了晶体管M、隔离组件18以及导电组件19之外，半导体器件1还包括衬底10以及阱区11和13。

晶体管M的漏极区域12形成在衬底10的阱区11中。此外，晶体管M的源极区域14形成阱区11内的阱区13中。此外，晶体管M的栅极16设置在阱区11上方并且延伸在隔离组件17上。沟道区域15被限定在栅极16下面且位于阱区11中的漏极区域12与源极区域14之间。阱区13的掺杂剂类型与阱区11的掺杂剂类型相反。例如，当阱区13是p型时，阱区11为n型。可选地，当阱区13是n型时，阱区11为p型。在一些实施例中，阱区11是高压n阱。与隔离组件18类似，隔离组件17可以包括STI、LOCOS和FOX结构中的一个。

漏极区域12通过接触件121、第一导电层M1、通孔123和第二导电层M2耦合至图1A中所示的连接区7。隔离组件17限定漏极区域12的长度。

在一些实施例中，衬底10包括硅锗、砷化镓、碳化硅或其他合适的半导体材料。在一些实施例中，衬底10还包括诸如P阱和N阱(未示出)的掺杂区域。在其他一些实施例中，衬底10还包括诸如掩埋层或外延层的其他部件。此外，在一些实施例中，衬底10是诸如绝缘体上硅(SOI)的绝缘体上半导体。在其他实施例中，半导体衬底10包括掺杂的外延层、梯度半导体层，或者还包括覆盖另一不同类型的半导体层的半导体层，诸如，硅锗层上的硅层。在其他一些实例中，化合物半导体衬底包括多层硅结构，或者硅衬底可以包括多层化合物半导体结构。在一些实施例中，衬底10可以包括其他元素半导体，诸如锗和金刚石。在一些实施例中，衬底10包括诸如碳化硅、砷化镓、砷化铟或磷化铟的化合物半导体。

此外，衬底10掺杂有p型掺杂剂，并且漏极区域12和源极区域14掺杂有n型掺杂剂。这样，衬底10、漏极区域12和源极区域14限定n型半导体器件，诸如n沟道金属氧化物半导体场效应晶体管(MOSFET)。可选地，例如，衬底10掺杂有n型掺杂剂，并且漏极区域12和源极区域14掺杂有p型掺杂剂。这样，衬底10、漏极区域12和源极区域14限定p型半导体器件，诸如p沟道金属氧化物半导体场效应晶体管(MOSFET)。

应该注意，取决于施加至它们的电压，漏极区域和源极区域可以互换。在n型金属氧化物半导体场效应晶体管(NMOS)中，漏极接收第一电压，源极接收比第一电压低的第二电压。在p型金属氧化物半导体场效应晶体管(NMOS)中，漏极接收第一电压，源极接收比第一电压高的第二电压。

设置在隔离组件18上的导电组件19被配置为缓解由第二导电层M2建立的电场对隔离组件18的影响。具体地，例如，当晶体管M使能时，响应于脉冲信号，电流可以从漏极区域12流至第二导电层M2。因此，第二导电层M2中的电子建立电场，这影响晶体管M，尤其是隔离组件18的电特性。通过将导电组件19设置在第二导电层M2与隔离组件18之间，导电组件19为了隔离组件18而屏蔽电场。有效地，减弱或甚至消除了电场对隔离组件18的影响。

下文将通过没有这种导电组件19的现有方法和晶体管M之间的比较的方式来讨论导电组件19的优势。在不具有诸如导电组件19的保护层(或阻挡层)的现有晶体管中，由诸如第二导电层M2的互连结构建立的电场将不利地影响邻近于晶体管的源极区域设置的隔离组件，诸如隔离组件18。因此，很有可能在源极区域处出现电压电平的严重劣化。

作为现有晶体管的实例，假设半导体器件1不具有导电组件19。假设衬底10为p型衬底，阱区11为n阱，阱区13为p阱。由于由超高压，电场很强，所以n阱11中的负电荷通过电场被加速，并且由于量子力学直接隧穿或福勒诺德海姆隧穿n阱11中的负电荷从n阱11注入至隔离组件1并且在隔离组件18中被捕获。隔离组件18中捕获的负电荷耗尽隔离组件18附近的n阱11，导致n阱11中出现正电荷。因此，隔离组件18下面的n阱11中出现击穿(punch through)，如泄漏电流路径PA所指示，导致从p阱13开始经过隔离组件18下面的n阱11直至衬底10的漏电流。结果，当使能晶体管M时，源极区域14处的电压电平降低(即，劣化)。

在图1B中，假设衬底10为p型衬底，阱区11为n阱，阱区13为p阱，由于屏蔽了电场，所以在晶体管M的工作期间，当施加相对较高的电压时，未通过电场加速n阱11中的负电荷，因此，负电荷未从n阱11注入至隔离组件18。负电荷仍保留在n阱11中。因此，隔离组件18下面的n阱11中未出现耗尽，并且隔离组件18下面的n阱11未出现击穿。有效地，从p阱13至衬底10的这种泄露电流路径PA不存在。结果，当使能晶体管M时，源极区域14处的电压电平可以基本维持不变，因此，未出现劣化。

在本实施例中，导电组件19设置在整个隔离组件18上。即，导电组件19覆盖近100％的隔离组件18。在另一实施例中，导电组件19覆盖隔离组件18的一部分。例如，导电组件19可以覆盖近20％的隔离组件18。可选地，导电组件19可以覆盖近50％的隔离组件18。覆盖面积越大，所实现的抗劣化性能越好。因此，覆盖整个隔离组件18的导电组件19比覆盖20％的隔离组件18的导电组件具有更好的性能。在一些实施例中，延伸导电组件19以覆盖源极区域14中邻近于隔离组件18的一部分。

图2是根据本发明的一些实施例的半导体器件2的示图。参考图2，例如，除了半导体器件2包括电压源27之外，半导体器件2与参考图1B所述和所示的半导体器件1类似。

电压源27被配置为向导电组件19提供电压Vs。由于用作屏蔽组件的导电组件19的电压电平为Vs，所以增强了晶体管M的源极浮置能力(SFC)，这将会在下文讨论。源极浮置能力指晶体管的源极端可以浮置的电压电平。晶体管的源极端处的电压电平越高，源极浮置能力越好。

假设衬底10为p型衬底，阱区11为n阱，阱区13为p阱，n阱11中的多数载流子为电子，而p阱13中的多数载流子为空穴。当电压Vs施加至导电组件19时，导电组件19诱导负电荷从参考地GND穿过衬底10直至n阱11。负电荷在n阱11中累积。具体地，升压至电压电平Vs的导电组件19有助于负电荷在n阱11的邻近于p阱13的部分累积。负电荷具有与n阱11中的多数载流子相同的电类型。因此，在导电组件19偏置条件下的n阱11中的负型电荷的数量大于在导电组件19浮置条件下的数量。累积的负型电荷有助于阻挡泄漏电流路径PA。有效地，增强了源极浮置能力。

增强的源极浮置能力使得晶体管M的源极能够在更高的电压电平下工作并且使晶体管M更具有功率效率。具体地，当未使能晶体管M时，处于更高电平的晶体管M的源极电压导致晶体管M的栅极-源极电压(VGS)相应地降低。结果，减少或甚至消除了来自未使能的晶体管M的泄漏电流，并且晶体管M不具有由泄漏电流导致的寄生功率损耗。半导体器件2不仅防止了晶体管M的源极区域14处的电压电平的劣化，而且增强了源极浮置能力。

在一些现有的功率器件中，超高压NMOS晶体管用作开关以将功率器件选择性地连接至超高供电电压，诸如600伏(V)或甚至800V。超高压NMOS晶体管的漏极端通常将接收超高供电电压，因此被设计为承受超高供电电压。因此，本领域普通技术人员将关注漏极端的电特性的设计，而可以忽略超高压NMOS晶体管的源极端。因此，现有的超高压NMOS晶体管的源极浮置能力不尽如人意或相对较差。结果，现有的超高压NMOS晶体管具有漏电流流经其中的泄漏电流路径，诸如先前所讨论的泄漏电流路径PA，因此导致在某些操作条件下的功率损耗。

图3是根据本发明的一些实施例的半导体器件3的示图。参考图3，例如，除了半导体器件3利用导电组件41来代替导电组件19之外，半导体器件3与参考图1B所述和所示的半导体器件1类似。

与设置在隔离组件18上的导电组件19不同，导电组件41设置在隔离组件18上方。导电组件41被配置为缓解由第二导电层M2建立的电场对隔离组件18的影响。与图1B的实施例中的理由类似，通过设置在第二导电层M与隔离组件18之间的导电组件41，利用导电组件41来为隔离组件18屏蔽电场。有效地，减弱或甚至消除了电场对隔离组件18的影响。结果，缓解或甚至消除了源极区域14处的电压电平的劣化。

此外，在一些实施例中，延伸导电组件41以覆盖源极区域14的邻近于隔离组件18的一部分。有效地，可以避免不期望的效应，诸如由可包括LOCOS或FOX结构的隔离组件18的边缘处的鸟嘴效应(bird’s beak)导致的尖端放电。

图4是根据本发明的一些实施例的半导体器件4的示图。参考图4，例如，除了半导体器件4还包括电压源27之外，半导体器件4与参考图3所述和所示的半导体器件3类似。

电压源27被配置为向导电组件41提供电压Vs。升压至电压Vs的导电组件41有助于阱区11中的电荷的累积。因此，增强了晶体管M的源极浮置能力(SFC)。与图2的实施例中的理由类似，作为增强的源极浮置能力的结果，减少或甚至消除了未使能的晶体管M中的泄漏电流，因此晶体管M不具有由泄漏电流导致的寄生功率损耗。因此，半导体器件4不仅防止了晶体管M的源极区域14处的电压电平的劣化，而且增强了源极浮置能力。

图5A是根据本发明的一些实施例的示出了晶体管M的以及现有晶体管的源极浮置能力的示图。参考图5A，横轴表示以伏为单位的源极电压(Vs)，纵轴表示以安陪(A)为单位的泄漏电流(Is)。曲线P表示现有晶体管的性能，而曲线Q表示如图2所示的晶体管M的性能。在现有的晶体管中，电场直接影响靠近现有晶体管的源极区域的隔离组件，并且电场没有被保护层削弱，同时隔离组件未被电压偏置。

如曲线P所示，现有晶体管的泄漏电流Is直到现有晶体管的源极电压达到21V时才显著增加。结果，现有晶体管的源极浮置能力被确定为接近21V。比较可知，如曲线Q所示，晶体管M的泄漏电流Is直到晶体管M的源极电压Vs达到54V时才显著增加。结果，晶体管M的源极浮置能力被确定为接近54V，这近似为21V的2.5倍。明显地，晶体管M的源极浮置能力优于现有晶体管的源极浮置能力。因此，与以上所述相同的理由，晶体管M能够增强SFC并且不具有由泄漏电流导致的寄生功率损耗。

图5B是根据本发明的一些实施例的示出了晶体管M的以及现有晶体管的源极浮置能力的示图。曲线P'表示现有晶体管的性能，而曲线Q表示如图2所示的晶体管M的性能。使能现有晶体管和晶体管M。如曲线P'所示，在使能现有晶体管之后，现有晶体管的源极浮置能力从约21V迅速下降至约6V。这种现象称为“劣化”。相反地，如曲线Q'所示，晶体管M的源极浮置能力保持在约54V而没有劣化。因此，晶体管M能够缓解劣化问题并且增强SFC。

图6A是根据本发明的一些实施例的半导体器件6的布局顶视图。参考图6A，例如，除了没有将晶体管M的漏极区域12耦合至任何连接区7的第二导电层M2之外，半导体器件6与参考图1A所述和所示的半导体器件1类似。第二导电层M2呈现环形。此外，第一导电层M1也呈现环形。此外，与图1A所示的布局相比较，未去除第一导电层M1。

由于没有第二导电层M2延伸越过隔离组件18，所以不会出现劣化问题。然而，如先前所述，当将电压施加至围绕源极区域14的导电组件19时，仍可以增强晶体管M的源极浮置能力。在本实施例中，导电组件19是围绕源极区域14的连续的环形。在另一实施例中，导电组件19是不连续的环形。

图6B是根据本发明的一些实施例的沿着线A-B截取的图6A所示的半导体器件6的截面图。参考图6B，例如，除了半导体器件6不具有在A-B方向上延伸越过隔离组件18的第二导电层M2之外，半导体器件6与参考图2所述和所示的半导体器件2类似。

电压源27被配置为向导电组件19提供电压Vs。用作屏蔽组件并且升压至电压Vs的导电组件19有助于阱区11中的电荷的累积。因此，增强了晶体管M的源极浮置能力(SFC)。与图2的实施例中的理由类似，作为增强的源极浮置能力的结果，当未使能晶体管M时，减少或消除晶体管M中的泄漏电流。因此，晶体管M不具有由泄漏电流导致的寄生功率损耗。

此外，导电组件19与介于源极区域14与导电层142(例如，第一导电层M1的一部分)之间的接触件14的间隔距离为W1。附加地，在隔离组件18包括LOCOS或FOX结构的情况下，导电组件19朝向接触件141延伸。有效地，可以避免不期望的效应，诸如由LOCOS或FOX结构的边缘处的鸟嘴效应导致的尖端放电。

图7是根据本发明的一些实施例的半导体器件7的示图。参考图7，例如除了半导体器件7利用在隔离组件18上方延伸的导电组件19来代替设置在隔离组件18上的导电组件19之外，半导体器件7与参考图6B所述和所示的半导体器件6类似。

电压源27被配置为向导电组件91提供电压Vs。用作屏蔽组件并且升压至电压Vs的导电组件91有助于阱区11中的电荷的累积。因此，增强了晶体管M的源极浮置能力(SFC)。与图2的实施例中的理由类似，作为增强的源极浮置能力的结果，当未使能晶体管M时，减少或消除晶体管M中的泄漏电流。因此，晶体管M不具有由泄漏电流导致的寄生功率损耗。

图8是根据本发明的一些实施例的半导体器件8的示图。参考图8，例如除了导电层142延伸至隔离组件18上方之外，半导体器件8与参考图6B所述和所示的半导体器件6类似。在工作中，当使能晶体管M时，升压至源极区域14的电压电平的导电层142有助于阱区11中的电荷的累积。因此，增强了晶体管M的源极浮置能力(SFC)。与图2的实施例中的理由类似，作为增强的源极浮置能力的结果，当未使能晶体管M时，减少或消除晶体管M中的泄漏电流。因此，晶体管M不具有由泄漏电流导致的寄生功率损耗。

图9是根据本发明的一些实施例的半导体器件9的示图。参考图9，例如除了半导体器件9包括介于导电组件19与延伸的导电层142之间的通孔102之外，半导体器件9与参考图8所述和所示的半导体器件8类似。

导电组件19通过通孔102、导电层142和通孔141耦合至源极区域14。这样，当使能晶体管M时，升压至源极区域14的电压电平的导电层142有助于阱区11中的电荷的累积。因此，增强了晶体管M的源极浮置能力(SFC)。与图2的实施例中的理由类似，作为增强的源极浮置能力的结果，当未使能晶体管M时，减少或消除晶体管M中的泄漏电流。因此，晶体管M不具有由泄漏电流导致的寄生功率损耗。

图10是根据本发明的一些实施例的半导体器件10的示图。参考图10，例如除了导电层142和导电组件19的布置之外，半导体器件10与参考图6B所述和所示的半导体器件6类似。具体地，设置在隔离组件18上的导电组件19覆盖隔离组件18的一部分，而导电层142延伸至隔离组件上方以与隔离组件18的另一部分重叠。在本实施例中，隔离组件18的一部分被导电组件19覆盖，而隔离组件18的其他部分与延伸的导电层142重叠。

如图6B和图8的实施例中的讨论，导电组件19和导电层142可以升压至有助于阱区11中的电荷累积的电压电平。因此，增强了晶体管M的源极浮置能力(SFC)。与图2的实施例中的理由类似，作为增强的源极浮置能力的结果，当晶体管M未使能时，减少或甚至消除了晶体管M中的泄漏电流，因此晶体管M不具有由泄漏电流导致的寄生功率损耗。

图11A是根据本发明的一些实施例的半导体器件11的布局顶视图。参考图11A，例如除了呈现环形的导电组件119替代了导电组件19，并且第一导电层M1将源极区域14电耦合至导电组件119之外，半导体器件11类似于参考图1A所述和所示的半导体器件1，这将参考图11B进行更详细地描述和示出。

图11B是根据本发明的一些实施例的沿着线A-B截取的图11A所示的半导体器件11的截面图。参考图11B，例如除了第一导电层M1代替图9中示出的导电层142之外，半导体器件11的截面图与参考图9所述和所示的半导体器件9的截面图类似。

通过第一导电层M1，在与源极区域14相同的电压电平下使导电组件119偏置。因此，增强了晶体管M的源极浮置能力(SFC)。与图2的实施例中的理由类似，作为增强的源极浮置能力的结果，当未使能晶体管M时，减少或消除晶体管M中的泄漏电流。因此，晶体管M不具有由泄漏电流导致的寄生功率损耗。

一些实施例具有下文中的特征和/或优点的一个或组合。在一些实施例中，半导体器件包括晶体管、隔离组件和导电层。晶体管包括源极区域和漏极区域。隔离组件围绕源极区域。导电层被配置为用于漏极区域的互连。导电组件介于导电层与隔离组件之间，被配置为为了隔离组件而屏蔽隔离组件上方的电场。

在一些实施例中，半导体器件包括晶体管、隔离组件和导电组件。晶体管包括第二阱区内的第一阱区中的源极区域和第二阱区中的漏极区域。隔离组件围绕源极区域。导电组件被配置为有助于电荷在第二阱区中的累积。电荷具有与第二阱区中的多数载流子相同的电类型。

在一些实施例中，半导体器件包括NMOS晶体管、第一导电组件和第二导电组件。NMOS晶体管包括n阱内的p阱中源极区域和n阱中的漏极区域。隔离组件围绕源极区域。第一导电组件被配置为有助于n阱中的负电荷的累积。负电荷具有与n阱中的多数载流子相同的电类型。第二导电组件被配置为有助于n阱中的负电荷的累积。

以上论述了若干实施例的部件，使得本领域的技术人员可以更好地理解本发明的各个方面。本领域的技术人员应该理解，可以很容易地使用本公开作为基础来设计或更改其他用于达到与这里所介绍实施例相同的目的和/或实现相同优点的工艺和结构。本领域技术人员也应该意识到，这些等效结构并不背离本发明的精神和范围，并且在不背离本发明的精神和范围的情况下，可以进行多种变化、替换以及改变。