鳍式场效应晶体管器件及其制造方法与流程

本发明实施例涉及鳍式场效应晶体管器件及其制造方法。

背景技术：

半导体集成电路(IC)工业已经经历了快速发展。在IC演化过程中，功能密度(定义为每芯片面积的互连器件的数量)已经普遍增大，而几何尺寸(即，可以使用制造工艺产生的最小组件(或线))已经减小。按比例缩小工艺通常通过提高生产效率和降低相关成本来提供益处。但是这种按比例缩小增加了处理和制造IC的复杂性。为了实现这些进步，需要IC制造中的类似的发展。

例如，随着半导体IC工业在追求更高的器件密度、更高的性能和更低的成本的过程中进入纳米技术工艺节点，来自制造和设计的挑战已经引起了诸如鳍式场效应晶体管(FinFET)的三维(3D)器件的发展。FinFET的优势可以包括减少短沟道效应以及更高的电流。然而，现有的FinFET器件和制造FinFET器件的方法不是在所有方面都已完全令人满意。

技术实现要素：

根据本发明的一个实施例，提供了一种半导体器件，包括：半导体衬底；至少一个第一隔离结构，位于所述半导体衬底上；至少一个第二隔离结构，位于所述半导体衬底上；源极结构，位于所述半导体衬底和所述第一隔离结构上，其中，至少一个第一间隙位于所述源极结构和所述第一隔离结构之间；漏极结构，位于所述半导体衬底和所述第二隔离结构上，其中，至少一个第二间隙位于所述漏极结构和所述第二隔离结构之间；以及多个半导体鳍，从所述半导体衬底突出，其中，所述半导体鳍彼此间隔开，并且所述半导体鳍连接所述源极结构和所述漏极结构。

根据本发明的另一实施例，还提供了一种鳍式场效应晶体管(FinFET)器件，包括：半导体衬底；多个隔离结构，位于所述半导体衬底上；多个源极/漏极结构，位于所述半导体衬底和所述隔离结构上，其中，在所述源极/漏极结构和所述隔离结构之间形成间隙；多个半导体鳍，从所述半导体衬底突出并且连接所述源极/漏极结构；以及多个栅极结构，横跨所述半导体鳍设置。

根据本发明的又一实施例，还提供了一种用于制造FinFET器件的方法，包括：提供半导体衬底；形成从所述半导体衬底突出的多个半导体鳍；在所述半导体衬底上形成多个隔离结构以将所述半导体鳍彼此间隔开；横跨所述半导体鳍形成多个栅极结构，其中，所述半导体鳍的部分被所述栅极结构保护；去除所述半导体鳍的未被所述栅极结构保护的部分；以及在所述半导体衬底和所述隔离结构上形成多个源极/漏极结构，其中，在所述源极/漏极结构和所述隔离结构之间形成间隙。

附图说明

当结合附图进行阅读时，根据下面详细的描述可以最佳地理解本发明的各方面。应该强调的是，根据工业中的标准实践，各个部件未按比例绘制。实际上，为了清楚地讨论，各个部件的尺寸可以任意地增加或减少。

图1A是根据本发明的一些实施例的示出半导体器件的示意性三维图。

图1B是沿着图1A中的线CL1-CL1’观察的半导体器件的截面图。

图1C是沿着图1A中的线CL2-CL2’观察的半导体器件的示意性截面图。

图2是根据本发明的一些实施例的示出用于制造半导体器件的方法的流程图。

图3A至图3K是根据本发明一些实施例的示出用于制造半导体器件的方法的中间阶段的示意性三维图和截面图。

图3L根据本发明的一些实施例的与金属坐落(landing)连接的半导体器件的示意性截面图。

图4A是根据本发明的一些实施例的示出半导体器件的示意性三维图。

图4B是沿着图4A中的线CL4-CL4’观察的半导体器件的示意性截面图。

图5A是根据本发明的一些实施例的示出半导体器件的示意性三维图。

图5B是沿着图5A中的线CL51-CL51’观察的半导体器件的截面图。

图5C是沿着图5A中的线CL52-CL52’观察的半导体器件的示意性截面图。

图6是根据本发明的一些实施例的示出用于制造半导体器件的方法的流程图。

图7A至图7K是根据本发明一些实施例的示出用于制造半导体器件的方法的中间阶段的示意性三维图和截面图。

图7L根据本发明的一些实施例的与金属坐落连接的半导体器件的示意性截面图。

具体实施方式

以下公开内容提供了许多用于实现所提供主题不同特征的不同实施例或实例。以下描述组件和布置的具体实例以简化本发明。当然，这些仅仅是实例而不旨在限制。例如，在以下描述中，在第二部件上方或上形成第一部件可以包括第一部件和第二部件直接接触而形成的实施例，并且也可以包括形成在第一部件和第二部件之间的附加部件使得第一部件和第二部件可以不直接接触的实施例。

此处所使用的术语只用于描述具体的实施例，不用于限制附加声明。例如，除非另有限制，单一形式的术语“一”或“这”也可以表示复数形式。“第一”和“第二”之类的术语用于描述不同的器件、区域和层等，虽然这些术语只用于从另一个器件、另一个区域和另一个层中区分一个器件、一个区域和一个层。因此，在不背离本发明主题精神的情况下，第一区域可以被称为第二区域，其它的可通过类比推理。此外，本发明可以在各实施例中重复参考标号和/或字符。该重复是出于简明和清楚的目的，而其本身并未指示所讨论的各个实施例和/或配置之间的关系。此处所使用的术语“和/或”包括一个或多个相关联列项目的任何和所有组合。

本发明的实施例涉及用于制造制造鳍式场效应晶体管(FinFET)器件的方法。在该方法中，首先，提供半导体衬底。然后，形成从衬底上突出的多个半导体鳍。之后，在半导体衬底上形成多个隔离结构以将半导体鳍彼此间隔开。然后，横跨半导体鳍形成多个栅极结构，并且因此由栅极结构保护半导体鳍的部分。之后，去除半导体鳍未被栅极结构保护的部分，并且保留隔离结构。然后，在半导体衬底和隔离结构上形成多个源极/漏极结构以使得在源极/漏极结构的每个和隔离结构的每个之间形成间隙。间隙配置为阻止掺杂元件向外扩散至半导体鳍的底部内，并且产生更好的内鳍隔离以减小泄漏电流，并且阻止半导体鳍在半导体鳍太高时弯曲，并且提供更好的面积/电容性能。

参考图1A至图1C，图1A是根据本发明的一些实施例的示出半导体器件100的示意性三维图，图1B是沿着图1A中的线CL1-CL1’观察的半导体器件100的截面图，以及图1C是沿着图1A中的线CL2-CL2’观察的半导体器件100的示意性截面图。半导体器件100包括半导体衬底110、多个鳍120(在图1B中示出)、源极/漏极结构130、覆盖层CP、栅极结构140、隔离结构150和160。

衬底110可以是半导体材料并且可以包括例如包括梯度层或掩埋氧化物的结构。在一些实施例中，衬底110包括可以未掺杂的或掺杂的(例如，p型、n型，或它们的组合)的块体硅。可以使用适合于半导体器件形成的其他的材料。其他的材料，例如锗、石英、蓝宝石和玻璃可以可选地用于衬底110。可选地，硅衬底110可以是绝缘体上半导体(SOI)衬底的有源层或多层结构(例如形成在块体硅层上的硅锗层)。

在半导体衬底110上形成隔离结构150和160。隔离结构150和160作为浅沟槽隔离(STI)并且可以通过采用正硅酸乙酯(TEOS)和氧气为前体的化学汽相沉积(CVD)技术来形成。在一些的实施例中，隔离结构150和160可以通过在衬底110中注入离子(诸如氧、氮、碳等)来形成。在一些其他的实施例中，隔离结构150和160是SOI晶圆的绝缘层。

在半导体衬底110上形成鳍120、源极/漏极结构130和栅极结构140。鳍120连接源极/漏极结构130，并且鳍120被源极/漏极结构130和栅极结构140环绕。每个栅极结构140均包括栅电极堆叠件142和两个间隔件144，并且间隔件144位于栅电极堆叠件142的侧壁上。在一些实施例中，栅电极堆叠件142包括栅电极层142a和栅极介电层142b，但是本发明的实施例并不限制于此。

如图1B中示出，鳍120从半导体衬底110突出。栅电极堆叠件142的栅电极层142a和栅极介电层142b形成在鳍120的顶部表面和侧壁上。诸如STI结构的隔离结构160(也称为器件内隔离结构160)形成在鳍120之间，而形成器件内隔离结构160以将FinFET彼此隔开。在一些实施例中，鳍120由半导体衬底110形成。例如，鳍120由硅锗形成。然而，本发明的实施例并不限制于此。在一些实施例中，每个半导体鳍120的高度120h均在基本上从30nm至55nm的范围内，并且每个隔离结构的厚度160h均在基本上从2nm至15nm的范围内。然而，本发明的实施例并不限制于此。

如图1C中示出，覆盖层CP形成在每个源极/漏极结构130的侧壁上，在源极/漏极结构130中被虚线环绕的结构代表鳍120。在一些实施例中，在鳍120和源极/漏极结构130的底部之间的距离120d均在基本上5nm至13nm的范围内。

在一些实施例中，覆盖层CP包括低浓度III-V族半导体并且是轻杂质掺杂的，以及源极/漏极结构130包括高浓度III-V半导体并且是重杂质掺杂的。例如，覆盖层CP包括具有低锗浓度的硅锗并且是轻硼掺杂的，以及源极/漏极结构130包括具有高锗浓度的硅锗并且是重掺杂的。然而，本发明的实施例并不限制于此。

间隙170形成在每个源极/漏极结构130和每个隔离结构160之间。在一些实施例中，每个源极/漏极结构130包括对应于鳍120的子部分，并且间隙170位于两个相邻的子部分之间。由于间隙170能够接收空气，因此两个不同的电介质(即，空气和隔离结构160)位于两个相邻的鳍120之间。间隙170配置为阻止掺杂元件向外扩散至半导体鳍的底部内，并且产生更好的鳍内隔离以减小泄漏电流，并且当半导体鳍120太高时阻止半导体鳍120弯曲，以及提供更好的面积/电容性能。

参考图2和图3A至图3K，图2是根据本发明的一些实施例的示出用于制造半导体器件100的方法200的流程图，并且图3A至图3K是根据本发明一些实施例的示出用于制造半导体器件的方法200的中间阶段的示意性三维图和截面图。在方法200中，首先，执行操作210以提供其中形成有沟槽112的半导体衬底110，如图3A中示出。可以通过使用掩模层(未示出)以及合适的蚀刻工艺形成沟槽112。例如，掩蔽层可以是通过诸如化学汽相沉积(CVD)的工艺形成的包括氮化硅的硬掩模，虽然可以可选地使用其他材料(诸如氧化物、氮氧化物、碳化硅、这些的组合等)以及其他的工艺(诸如等离子体增强化学汽相沉积(PECVD)、低压化学汽相沉积(LPCVD)，或者甚至氧化硅形成随后氮化)。一旦形成，可以通过合适的光刻工艺图案化掩蔽层以暴露衬底110的将被去除以形成沟槽112的那些部分。

然后，执行操作220以形成鳍12以及沟槽122，如图3B中示出。第二沟槽122位于沟槽112之间，并且旨在是鳍内隔离区域，诸如在共用类似的栅极或类似的源极或漏极的分开的鳍120之间的隔离区域。可以使用与沟槽112的类似的工艺形成沟槽122，诸如合适的掩蔽或光刻工艺以及随后的蚀刻工艺。此外，沟槽122的形成还可以用于加深沟槽112，使得沟槽112在衬底110内延伸至比沟槽122更远的距离。

之后，执行操作230以以介电材料填充沟槽112和沟槽122以形成隔离结构150和器件内隔离结构160，如图3C中示出。隔离结构150位于沟槽112内，并且隔离结构160位于沟槽122内。用于形成隔离结构150和160的介电材料可以是氧化物材料、高密度等离子体(HDP)氧化物等。可以在沟槽112和122的可选的清洗和加衬之后，使用化学汽相沉积(CVD)工艺(例如，HARP工艺)、高密度等离子体CVD工艺或本领域已知的其他合适的形成方法可以形成隔离结构150和160。

然后，执行操作240以在鳍120上形成包括栅电极堆叠件142和间隔件144的栅极结构140，如图3D中示出。可以通过热氧化、化学汽相沉积、旋涂或本领域中使用的用于形成栅极电介质的任何其他方法形成栅电极堆叠件142的栅极介电层142b(如图1B中示出)。可以由诸如氧化镧、氧化铝、氧化铪，氮氧化铪、或氧化锆或它们的组合的高介电常数(高k)材料(例如，具有大于约5的相对介电常数)来形成栅电极堆叠件142的栅极介电层142b。此外，还可以将二氧化硅、氮氧化硅和/或高k材料的任意组合用于栅极介电层142b。

栅电极堆叠件142的栅电极层142a(如图1B中示出)可以由导电材料形成，并且可以从包括多晶硅(poly-Si)、多晶硅锗(poly-SiGe)、金属氮化物、金属硅化物、金属氧化物和金属的组中选择。金属氮化物的实例包括氮化钨、氮化钼、氮化钛和氮化钽或它们的组合。金属硅化物的实例包括硅化钨，硅化钛、硅化钴，硅化镍、硅化铂，硅化铒或它们的组合。金属氧化物的实例包括氧化钌、氧化铟锡或它们的组合。金属的实例包括钨、钛、铝、铜、钼、镍、铂等。可以通过化学汽相沉积(CVD)、旋涂沉积或本领域已知的和使用的用于沉积导电金属其他技术沉积栅电极层142a。

可以由诸如氮化硅、碳化硅、氮氧化硅、其他合适的材料和/或组合的介电材料形成间隔件144，但本发明的实施例不限制于此。可以通过用于形成这样的层的方法(诸如化学汽相沉积(CVD)、等离子体增强CVD、旋涂或本领域已知的其他方法)形成间隔件144。

栅电极层142a的顶部表面可以具有非平面顶部表面，并且可以在栅电极层142a的图案化之前平坦化。此时离子可以或可以不引入栅电极层142a内。例如，可以通过离子注入技术引入离子。一旦形成，可以图案化栅电极层142a和栅极介电层142b以在鳍120上方形成一系列栅电极堆叠件142。栅电极堆叠件142将多个沟道区域限定在位于栅极介电层142b下面的鳍120中。可以通过使用例如本领域中已知的沉积和光刻技术形成栅电极堆叠件142。栅极掩模可以接合通用的掩蔽材料，诸如光刻材料、氧化硅、氮氧化硅和/或氮化硅，但本发明的实施例不限制于此。可以使用干蚀刻工艺蚀刻栅电极层142a和栅极介电层142b以形成图案化的栅电极堆叠件142。一旦图案化栅电极堆叠件142，形成间隔件144。间隔件144可以形成在栅电极142的相对两侧上。可以通过在先前形成的结构上毯式沉积间隔件层(未示出)来形成间隔件144。间隔件层可以包括SiN、氮氧化硅、SiC、SiON、氧化物等并且可以通过用于形成这样的层的方法(诸如化学汽相沉积(CVD)、等离子体增强CVD、旋涂或本领域已知的其他方法)来形成间隔件层。间隔件层可以包括具有与形成隔离结构150和160的介电材料不同的蚀刻特点的不同材料使得间隔件144可以用作用于形成隔离结构150和160(下面参考图3E描述)的掩模。然后，可以通过一个或多个蚀刻操作从该结构的水平表面处去除间隔件层来图案化间隔件144。

之后，执行操作250以从未被栅极结构140覆盖的那些区域去除鳍120的部分，如图3E中示出，并且因此在半导体衬底110中形成多个槽GR。在一些实施例中，可以通过将栅极结构140用作硬掩模由反应离子蚀刻(RIE)或通过任何其他合适的去除工艺执行操作250。

在操作250之后，执行操作260以在暴露的衬底区域上形成源极/漏极结构130并且使得源极/漏极结构130连接至鳍120，诸如在图3F和图3G中示出，其中图3G是沿着图3F中的线CL3F-CL3F’观察的半导体器件的示意性截面图。在一些实施例中，每个源极/漏极结构130根据晶体定向<111>或<311>从半导体衬底110的表面外延地生长。然而，本发明的实施例并不限制于此。

之后，执行操作270以形成覆盖层OCP以覆盖整个源极/漏极结构130，如图3H和图3I中示出，其中图3I是沿着图3H中的线CL3H-CL3H’观察的半导体器件的示意性截面图。覆盖层OCP用于在随后的操作中保护源极/漏极结构130。

之后，执行操作280以蚀刻覆盖层OCP的部分以暴露每个源极/漏极结构130的顶部部分，并且在每个源极/漏极结构130的侧壁上的部分相应地形成覆盖层CP，如图3J和图3K中示出，其中图3K是沿着图3J中的线CL3J-CL3J’观察的半导体器件的示意性截面图。暴露的部分用于提供接触坐落结构。如图3L中示出，金属坐落MD设置在暴露的顶部部分上，从而将半导体器件100连接至另一个器件。

参考图4A和图4B，图4A是根据本发明的一些实施例的示出半导体器件400的示意性三维图，并且图4B是沿着图4A中的线CL4-CL4’观察的半导体器件的示意性截面图。半导体器件400类似于半导体器件100，但区别是半导体器件400包括源极/漏极结构430，并且半导体器件400的每个源极/漏极结构430具有带有波浪形的横截面(诸如W形横截面)的顶部部分。源极/漏极结构430的顶部部分具有突出的部分432a和位于每两个突出的部分432a之间的凹陷的部分432b。凹陷的部分432b以一对一的方式对应于间隙170。突出的部分432a以一对一的方式对应于鳍120。在一些实施例中，突出的部分432a的高度大于或等于鳍120的高度，用于将突出的部分432a与鳍120连接。

具有W形横截面，能够增加位于源极/漏极结构430和设置在源极/漏极结构430上的金属坐落之间的接触面积，并且能够相应地增加在源极/漏极结构430和金属坐落之间的电阻。在一些实施例中，在每两个相邻的突出的部分432a之间的距离432g基本上小于40nm，但本发明的实施例不限制于此。

参考图5A至图5C，图5A是根据本发明的一些实施例的示出半导体器件500的示意性三维图，图5B是沿着图5A中的线CL51-CL51’观察的半导体器件500的截面图，并且图5C是沿着图5A中的线CL52-CL52’观察的半导体器件500的示意性截面图。半导体器件500类似于半导体器件100，但区别是半导体器件500包括两个鳍120和对应于两个鳍120的源极/漏极结构530。

参考图6和图7A至图7K，图6是根据本发明的一些实施例的示出用于制造半导体器件500的方法600的流程图，并且图7A至图7K是根据本发明一些实施例的示出用于制造半导体器件的方法600的中间阶段的示意性三维图和截面图。在方法600中，首先，执行操作610以提供其中形成有沟槽112的半导体衬底110，如图7A中示出。可以通过使用掩模层(未示出)以及合适的蚀刻工艺形成沟槽112。例如，掩蔽层可以是通过诸如化学汽相沉积(CVD)的工艺形成的包括氮化硅的硬掩模，虽然可以可选地使用其他材料(诸如氧化物、氮氧化物、碳化硅、这些的组合等)以及其他的工艺(诸如等离子体增强化学汽相沉积(PECVD)、低压化学汽相沉积(LPCVD)，或者甚至氧化硅形成以及随后的氮化)。一旦形成，可以通过合适的光刻工艺图案化掩蔽层以暴露衬底110的将被去除以形成沟槽112的那些部分。

然后，执行操作620以形成鳍120以及沟槽122，如图7B中示出。沟槽122位于沟槽112之间，并且旨在是鳍内隔离区域，诸如在共用类似的栅极或类似的源极或漏极的分开的鳍120之间的隔离区域。可以使用与沟槽112的类似的工艺形成沟槽122，诸如合适的掩蔽或光刻工艺以及随后的蚀刻工艺。此外，沟槽122的形成还可以用于加深沟槽112，使得沟槽112在衬底110内延伸至比沟槽122更远的距离。

之后，执行操作630以用介电材料填充沟槽112和沟槽122以形成隔离结构150和器件内隔离结构160，如图7C中示出。隔离结构150位于沟槽112内，并且隔离结构160位于沟槽122内。用于形成隔离结构150和160的介电材料可以是氧化物材料、高密度等离子体(HDP)氧化物等。可以在沟槽112和122的可选的清洗和加衬之后，使用化学汽相沉积(CVD)工艺(例如，HARP工艺)、高密度等离子体CVD工艺或本领域已知的其他合适的形成方法可以形成隔离结构150和160。

然后，执行操作640以在鳍120上形成包括栅电极堆叠件142和间隔件144的栅极结构140，如图7D中示出。操作640类似于操作240，并且因此不重复操作640的细节。

之后，执行操作650以从未被栅极结构140覆盖的那些区域去除鳍120的部分，如图7E中示出，并且因此在半导体衬底110中形成多个槽GR。在一些实施例中，可以通过将栅极结构140用作硬掩模由反应离子蚀刻(RIE)或通过任何其他合适的去除工艺执行操作650。

在操作650之后，执行操作660以在暴露的衬底区域上形成源极/漏极结构530并且使得源极/漏极结构530连接至鳍120，诸如在图7F和图7G中示出，其中图7G是沿着图7F中的线CL7F-CL7F’观察的半导体器件的示意性截面图。在一些实施例中，每个源极/漏极结构530根据晶体定向<111>或<311>从半导体衬底110的表面外延地生长。然而，本发明的实施例并不限制于此。

然后，执行操作670以形成覆盖层OCP以覆盖整个源极/漏极结构530，如图7H和图7I中示出，其中图7I是沿着图7H中的线CL7H-CL7H’观察的半导体器件的示意性截面图。覆盖层OCP用于在随后的操作中保护源极/漏极结构530。

然后，执行操作680以蚀刻覆盖层OCP的部分以暴露每个源极/漏极结构530的顶部部分，并且在每个源极/漏极结构530的侧壁上的部分相应地形成覆盖层CP，如图7J和图7K中示出，其中图7K是沿着图7J中的线CL7J-CL7J’观察的半导体器件的示意性截面图。暴露的部分用于提供接触坐落结构。如图7L中示出，金属坐落MD设置在暴露的顶部部分上，从而将半导体器件500连接至另一个器件。

根据本发明的实施例，本发明公开了一种半导体器件。半导体器件包括半导体衬底、至少一个第一隔离结构、至少一个第二隔离结构、源极结构、漏极结构和半导体鳍。第一隔离结构和第二隔离结构位于半导体衬底上。源极结构位于半导体衬底和第一隔离结构上，其中至少一个第一间隙位于源极结构和第一隔离结构之间。漏极结构位于半导体衬底和第二隔离结构上，其中至少一个第二间隙位于漏极结构和第二隔离结构之间。半导体鳍从半导体衬底突出，其中半导体鳍彼此间隔开并且连接源极结构和漏极结构。

根据本发明的另一实施例，本发明公开了一种鳍式场效应晶体管(FinFET)器件。FinFET器件包括半导体衬底、隔离结构、源极/漏极结构、半导体鳍和栅极结构。隔离结构位于半导体衬底上。源极/漏极结构位于半导体衬底和隔离结构上，其中间隙形成在源极/漏极结构和隔离结构之间。半导体鳍从半导体衬底突出并且连接源极/漏极结构。栅极结构横跨半导体鳍设置。

根据又一个实施例，本发明公开了一种用于制造半导体器件的方法。在该方法中，首先，提供半导体衬底。然后，在半导体衬底上形成隔离结构以将半导体鳍彼此间隔开。之后，横跨半导体鳍形成多个栅极结构，其中由栅极结构保护半导体鳍的部分。之后，去除半导体鳍未被栅极结构保护的部分。然后，源极/漏极结构形成在半导体衬底和隔离结构上，其中间隙形成在源极/漏极结构和隔离结构之间。

根据本发明的一个实施例，提供了一种半导体器件，包括：半导体衬底；至少一个第一隔离结构，位于所述半导体衬底上；至少一个第二隔离结构，位于所述半导体衬底上；源极结构，位于所述半导体衬底和所述第一隔离结构上，其中，至少一个第一间隙位于所述源极结构和所述第一隔离结构之间；漏极结构，位于所述半导体衬底和所述第二隔离结构上，其中，至少一个第二间隙位于所述漏极结构和所述第二隔离结构之间；以及多个半导体鳍，从所述半导体衬底突出，其中，所述半导体鳍彼此间隔开，并且所述半导体鳍连接所述源极结构和所述漏极结构。

在上述半导体器件中，所述源极结构包括以一对一的方式对应于所述半导体鳍的多个子部分，并且所述第一隔离结构位于所述子部分之间。

在上述半导体器件中，所述漏极结构包括以一对一的方式对应于所述半导体鳍的多个子部分，并且所述第二隔离结构位于所述子部分之间。

在上述半导体器件中，所述源极结构具有顶部部分，所述顶部部分具有以一对一的方式对应于所述半导体鳍的多个突出的部分和位于所述第一隔离结构上的至少一个凹陷部分，并且所述凹陷部分位于所述突出的部分之间。

在上述半导体器件中，所述漏极结构具有顶部部分，所述顶部部分具有以一对一的方式对应于所述半导体鳍的多个突出的部分和位于所述第二隔离结构上的至少一个凹陷部分，并且所述凹陷部分位于所述突出的部分之间。

在上述半导体器件中，所述第一隔离结构和所述第二隔离结构的每个的厚度均在基本上从2nm至15nm的范围内。

在上述半导体器件中，所述半导体鳍的每个的高度均在基本上从30nm至55nm的范围内。

根据本发明的另一实施例，还提供了一种鳍式场效应晶体管(FinFET)器件，包括：半导体衬底；多个隔离结构，位于所述半导体衬底上；多个源极/漏极结构，位于所述半导体衬底和所述隔离结构上，其中，在所述源极/漏极结构和所述隔离结构之间形成间隙；多个半导体鳍，从所述半导体衬底突出并且连接所述源极/漏极结构；以及多个栅极结构，横跨所述半导体鳍设置。

在上述FinFET器件中，所述源极/漏极结构的每个均包括以一对一的方式对应于所述半导体鳍的多个子部分，并且所述隔离结构的至少一个位于所述子部分之间。

在上述FinFET器件中，所述源极/漏极结构的每个均具有顶部部分，所述顶部部分具有以一对一的方式对应于所述半导体鳍的多个突出的部分和位于所述隔离结构的至少一个上的至少一个凹陷部分，并且所述凹陷部分位于所述突出的部分之间。

在上述FinFET器件中，每两个相邻的所述突出的部分之间的距离基本上小于40nm。

在上述FinFET器件中，所述隔离结构的每个的厚度均在基本上从2nm至15nm的范围内。

在上述FinFET器件中，所述半导体鳍的每个的高度均在基本上从30nm至55nm的范围内。

在上述FinFET器件中，所述栅极结构的每个均包括栅电极堆叠件和位于所述栅电极堆叠件的侧壁上的间隔件，并且所述间隔件由氮化硅形成。

根据本发明的又一实施例，还提供了一种用于制造FinFET器件的方法，包括：提供半导体衬底；形成从所述半导体衬底突出的多个半导体鳍；在所述半导体衬底上形成多个隔离结构以将所述半导体鳍彼此间隔开；横跨所述半导体鳍形成多个栅极结构，其中，所述半导体鳍的部分被所述栅极结构保护；去除所述半导体鳍的未被所述栅极结构保护的部分；以及在所述半导体衬底和所述隔离结构上形成多个源极/漏极结构，其中，在所述源极/漏极结构和所述隔离结构之间形成间隙。

在上述方法中，通过使用外延生长执行形成所述源极/漏极结构的操作。

在上述方法中，形成所述源极/漏极结构的所述操作沿着晶体定向<110>或<111>形成所述源极/漏极结构。

在上述方法中，用于去除所述半导体鳍的所述部分的操作不去除所述隔离结构。

在上述方法中，形成所述源极/漏极结构的操作形成所述源极/漏极结构的每个，所述源极/漏极结构的每个均包括以一对一的方式对应于所述半导体鳍的多个子部分，并且所述隔离结构的至少一个位于所述子部分之间。

在上述方法中，形成所述源极/漏极结构的操作形成具有顶部部分的所述源极/漏极结构的每个，所述顶部部分具有以一对一的方式对应于所述半导体鳍的多个突出的部分和位于所述隔离结构的至少一个上的至少一个凹陷部分，并且所述凹陷部分位于所述突出的部分之间。

以上论述了若干实施例的特征，使得本领域技术人员可以更好地理解本发明的各方面。本领域技术人员应该理解，他们可以容易地使用本发明作为基础来设计或修改用于实施与本文所介绍的实施例相同的目的和/或实现相同优点的其他工艺和结构。本领域技术人员也应该意识到，这种等同构造并不背离本发明的精神和范围，并且在不背离本发明的精神和范围的情况下，本文中他们可以做出多种变化、替换以及改变。