具有不同鳍宽的半导体器件的制作方法

相关申请的交叉引用

本申请要求于2012年3月19日在韩国知识产权局提交的韩国专利申请No.10-2012-0027735的优先权，其整体内容通过引文方式并入本文。

背景技术：

本发明构思的实施例涉及场效应晶体管，特别是涉及鳍式场效应晶体管(FINFETS)的制作方法。

半导体器件因为其尺寸小、功能多和/或成本低的特点被认为是电子工业领域中的重要元件。半导体器件大致上可分为用于存储数据的存储器件、用于处理数据的逻辑器件以及同时包括存储元件和逻辑元件的混合器件。对快速和/或低功耗电子器件的需求的增加，可能要求半导体器件具有更快的操作速度和/或更低的操作电压。为了满足这些要求，半导体器件可包括具有更加复杂的结构和/或更高的集成密度的组件。

技术实现要素：

本发明构思的实施例提供了场效应晶体管的制作方法。根据这些方法形成的一些场效应晶体管包括具有彼此不同宽度的鳍部。

根据本发明构思的一些示例性实施例，一种制作集成电路器件的方法包括：形成从衬底的第一区域和第二区域突出的鳍形晶体管沟道区，并且选择性改变那些从第一区域突出的鳍形晶体管沟道区的各自的宽度，而保持那些从第二区域突出的鳍形晶体管沟道区的各自的宽度。

在一些实施例中，选择性改变的步骤可包括在那些从第一区域突出的鳍形晶体管沟道区的侧壁上进行以下处理中的一种，即，进行刻蚀或进行生长半导体层。

在一些实施例中，在选择性改变那些从第一区域突出的鳍形晶体管沟道区的各自的宽度之前，从第一区域和第二区域突出的鳍形晶体管沟道区的各自的宽度可基本相同。

在一些实施例中，在选择性改变那些从第一区域突出的鳍形晶体管沟道区的各自的宽度之后，从第一区域和第二区域突出的鳍形晶体管沟道区的各自的高度可基本相同。

在一些实施例中，在选择性改变那些从第一区域突出的鳍形晶体管沟道区的各自的宽度之后，第一区域和第二区域的表面可不在同一平面内。

在一些实施例中，在选择性改变那些从第一区域突出的鳍形晶体管沟道区的各自宽度之前，可对衬底进行掺杂。在选择性改变那些从第一区域突出的鳍形晶体管沟道区的各自宽度之后，那些从第一区域突出的鳍形晶体管沟道区可具有不同于那些从第二区域突出的鳍形晶体管沟道区的掺杂浓度或掺杂量。

根据本发明构思的另外的示例性实施例，一种形成场效应晶体管的方法可包括步骤：准备具有第一区域和第二区域的衬底；在第一区域和第二区域上形成鳍部，每个鳍部从衬底上突出，并且每个鳍部具有第一宽度；形成第一掩模图案以暴露第一区域上的鳍部并覆盖第二区域上的鳍部；以及改变第一区域上的鳍部的宽度。

在示例性实施例中，改变鳍部的宽度的步骤可包括在鳍部上生长半导体层。

在示例性实施例中，所述方法还包括在鳍部的下部侧壁上形成器件隔离层。可在形成器件隔离层之前形成半导体层。

在示例性实施例中，形成鳍部的步骤可包括在衬底上形成第二掩模图案，和使用第二掩模图案作为刻蚀掩模来对衬底进行刻蚀。可在鳍部的侧壁和被第一掩模图案和第二掩模图案暴露的衬底的顶部表面上形成半导体层。

在示例性实施例中，所述方法还包括在鳍部的下部侧壁上形成器件隔离层。可在形成器件隔离层之后形成第一掩模图案和半导体层。

在示例性实施例中，可在被器件隔离层和第一掩模图案暴露的鳍部的上部侧壁和顶部表面上形成半导体层。

在示例性实施例中，半导体层可由与鳍部具有不同晶格常数和/或带隙的材料形成。

在示例性实施例中，改变鳍部宽度的步骤可包括对第一区域上的鳍部进行刻蚀。

在示例性实施例中，所述方法还包括在鳍部的下部侧壁上形成器件隔离层。可在刻蚀鳍部之后形成器件隔离层。

在示例性实施例中，形成鳍部的步骤可包括：在衬底上形成第二掩模图案，并使用第二掩模图案作为刻蚀掩模来对衬底进行刻蚀。对鳍部进行刻蚀可包括对鳍部的侧壁以及被第一掩模图案和第二掩模图案暴露的衬底的顶部表面进行刻蚀。

在示例性实施例中，所述方法还包括在鳍部的下部侧壁上形成器件隔离层。可在刻蚀鳍部之前形成器件隔离层，鳍部的刻蚀可包括刻蚀被第一掩模图案和器件隔离层暴露的鳍部的顶部表面和上部侧壁。

在示例性实施例中，形成鳍部的步骤可包括：在衬底上形成第二掩模图案，并使用该第二掩模图案作为刻蚀掩模来对衬底进行刻蚀。形成第二掩模图案的步骤可包括：在衬底上形成第三掩模图案，执行隔离物形成工艺以在第三掩模图案的侧壁上形成第二掩模图案，以及移除第三掩模图案。

在示例性实施例中，第二掩模图案的宽度可彼此基本相同。

根据本发明构思的另外的示例性实施例，一种形成场效应晶体管的方法可包括：准备具有第一区域和第二区域的衬底；在该衬底上形成第一掩模图案，该第一掩模图案彼此隔开一个第二宽度并且该第一掩模图案具有不同于第二宽度的第一宽度；形成第二掩模图案以填充第一掩模图案之间的间隙并使第二掩模图案具有第二宽度；将第一掩模图案从第二区域移除；将第二掩模图案从第一区域移除；使用第一区域上的第一掩模图案和第二区域上的第二掩模图案作为刻蚀掩模来对衬底进行刻蚀，从而分别定义从第一区域突出的和从第二区域突出的具有不同宽度的第一鳍形晶体管沟道区和第二鳍形晶体管沟道区。

在示例性实施例中，形成第一掩模图案的步骤可包括：在衬底上形成第三掩模图案，执行隔离物形成工艺以在第三掩模图案的侧壁上形成第一掩模图案，以及移除第三掩模图案。

附图说明

通过下面结合附图的简要描述，可以更加清晰地了解示例性实施例。如本文所述，图1至图43表示非限制性示例性实施例。

图1、3、5、7、9和11是示出了根据本发明构思的示例性实施例的形成场效应晶体管的方法的透视图。

图2、4、6、8、10和12分别为沿着图1、3、5、7、9和11的A-A'线截取的截面图。

图13、15、17和19是示出了根据本发明构思的另外的示例性实施例的形成场效应晶体管的方法的透视图。

图14、16、18和20分别为沿着图13、15、17和19的A-A'线截取的截面图。

图21和23是示出了根据本发明构思的另外的示例性实施例的形成场效应晶体管的方法的透视图。

图22和24分别为沿着图21和23的A-A'线截取的截面图。

图25和27是示出了根据本发明构思的另外的示例性实施例的形成场效应晶体管的方法的透视图。

图26和28分别为沿着图25和27的A-A'线截取的截面图。

图29、31、33、35、37、39和41是示出了根据本发明构思的另外的示例性实施例的形成场效应晶体管的方法的透视图。

图30、32、34、36、38、40和42分别是沿着图29、31、33、35、37、39和41的A-A'线截取的截面图。

图43是示出了根据本发明构思示例实施例的包括场效应晶体管的电子系统的框图。

应该指出的是，这些图意在说明在某些示例性实施例中运用到的方法、结构和/或材料的一般特点，并补充下面提供的书面描述。但是，这些图并没有按比例绘制，可能没有精确反映任一给定实施例的准确结构或性能特点，且不应被理解为限定或限制了示例性实施例所包含的值或属性的范围。例如，为清楚起见，可能减小或夸大了分子(molecules)、层、区域和/或结构元件的相对厚度和定位。在各附图中，相同或相似标号意在指代相同或相似元件或部件。

具体实施方式

下面将参照附图更加全面地介绍本发明构思的示例性实施例，其中示例性实施例显示在附图中。但是，本发明构思的示例性实施例可通过各种不同形式体现，而不应被理解为仅限于本文所提出的实施例；相反，提供这些实施例是为了使本公开彻底且完整，并将示例性实施例的构思全面地传达给本领域技术人员。在附图中，为了清晰起见，对层和区域的厚度进行了夸大。附图中相同的参考号表示相同的元件，因此略去了对它们的描述。

应该了解的是，当某一元件被称为“连接”或“耦合”到另一元件时，它可能被直接连接或耦合到另一元件，或者可能存在中间元件。相反，当某一元件被称为“直接连接”或“直接耦合”到另一元件时，则不存在中间元件。文中相同编号指代相同元件。本文所使用的术语“和/或”包括所列一个或多个相关项目的全部组合。用于描述几个元件或层之间关系的其它术语应以类似的方式对其进行解释(例如“在…之间”与“直接在…之间”，“相邻”与“直接相邻”，“在…之上”与“直接在…之上”)。

应了解，尽管在本文中“第一”、“第二”等术语可用于描述各种元件、组件、区域、层和/或部分，但这些元件、组件、区域、层和/或部分不应被这些术语所限制。这些术语仅仅是用来将某一元件、组件、区域、层和/或部分与另一元件、组件、区域、层和/或部分区分开。因此，在不脱离本示例性实施例指教的情况下，下面讨论的第一元件、组件、区域、层和/或部分可被称为第二元件、组件、区域、层和/或部分。

为了便于说明，诸如“在…之下”、“在…下面”，“低于”、“在…之上”、“高于”等空间相对术语可在本文中用来描述如附图所示的某一元件或部件与其它元件或部件间的关系。应理解的是，这些空间相对术语除了意在包含附图中所述方向，还意在包含正在使用或操作中的装置的不同方向。例如，若将附图中的装置翻转过来，描述为在另外的元件或部件“的下面”或“之下”的元件则将被定向为位于所述另外的元件或部件“之上”。因此，示例性术语“在…下面”可同时包含上方和下方两种方位。所述装置可被另外定位(旋转90度角或其它角度)，应对本文所采用的空间相对描述符作相应解释。

本文使用的术语仅仅是为了描述特定实施例，并不意在限制示例性实施例。文中使用的单数形式“一个”和“所述”还意在包括其复数形式，除非文中另有明确说明。还应理解的是，若本文使用了术语“包括”和/或“包含”，意在指定所述部件、整体、步骤、操作、元件和/或组件的存在，但并不排除一个或多个另外的部件、整体、步骤、操作、元件、组件和/或它们的组合的存在或附加。

本文参照作为示例性实施例的理想化实施方式(以及中间结构)的示意图的截面图示描述了本发明构思的示例性实施例。就此而言，由于例如制造技术和/或公差导致的图示形状的变化是可以预期的。因此，不应将本发明构思的示例性实施例解释为限制于本文中示出的区域的特定性状，而应包括由于例如制造导致的形状偏差。例如，示为矩形的注入区域可具有圆形或曲线的特征和/或在注入区域边缘的注入浓度具有一定梯度而不是从注入区到非注入区的二元变化。同样，通过注入形成的掩埋区可能导致在该掩埋区与发生注入所通过的表面之间的区域内的一些注入。因此，附图所示区域本质上为示意性的，它们的形状并不意在说明装置某一区域的真实形状，也不意在限制示例性实施例的范围。

除非另有其他定义，否则本文采用的所有术语(包括技术术语和科学术语)的意思与本发明构思的示例性实施例所属领域的技术人员通常理解的意思相同。还应理解，诸如那些在通用字典中已定义的术语，被翻译成的意思应与它们在相关领域的文章中的意思一致，而不应被翻译为理想化或过于正式的意思，除非在本文中有如此的明确定义。

下面将参照图1至图12描述根据本发明构思的示例性实施例的形成场效应晶体管的方法。图1、3、5、7、9和11是示出了根据本发明构思的示例性实施例的形成场效应晶体管的方法的透视图，图2、4、6、8、10和12分别是沿着图1、3、5、7、9和11的A-A’线截取的截面图。

参照图1和图2，可提供包括第一区域RG1和第二区域RG2的衬底100。该衬底100可包括基于半导体的结构。在示例性实施例中，该衬底100可为硅衬底或绝缘体上硅(SOI)衬底。所述第一区域RG1和第二区域RG2可为提供有阈值电压互不相同的元件的两个不同区域。例如第一区域RG1和第二区域RG2可分别为NMOS晶体管区域和PMOS晶体管区域。

可在衬底100上形成第一掩模图案201。可在提供有该第一掩模图案201的衬底100上形成第二掩模层205。形成第二掩模层205使其共形地覆盖提供有第一掩模图案201的衬底100。第一掩模图案201和第二掩模层205可由相互具有刻蚀选择性的材料制成。例如，第二掩模层205和第一掩模图案201可包括从氧化硅、氮化硅、氮氧化硅、光致抗蚀剂材料、旋涂玻璃(SOG)材料和/或旋涂硬掩模(SOH)材料构成的集合中选出的不同材料。第一掩模图案201和第二掩模层205可通过物理气相沉积(PVD)、化学气相沉积(CVD)、原子层沉积或旋涂法中的至少一种方法形成。

参照图3和图4，可在第二掩模层205上执行隔离物形成工艺，以形成第二掩模图案206。形成的第二掩模图案206可暴露第一掩模图案201，从而具有隔离物形状。例如，隔离物形成工艺可包括以各向异性方式进行的等离子体刻蚀工艺。第二掩模图案206可具有彼此基本相同的宽度。在下文中，对于鳍部或掩模图案，宽度可为沿着x轴方向测量到的尺寸。被第二掩模图案206暴露的第一掩模图案201可被移除，以形成位于第二掩模图案206之间的第一沟槽101。第一掩模图案201的移除可包括以抑制对第二掩模图案206进行刻蚀的方式执行的选择性刻蚀工艺。

参照图5和图6，可使用第二掩模图案206作为刻蚀掩模来刻蚀衬底100，以形成具有第一宽度T1的第一鳍部F1(在本文中还被称为鳍形晶体管有源区或沟道区)。在下文中，鳍部F1的宽度为该鳍部的上部宽度。该刻蚀工艺导致在第一鳍部F1之间可形成第二沟槽102。此外，在该刻蚀工艺期间可对第二掩模图案206的上部进行刻蚀，以使得第二掩模图案206具有圆形轮廓。第一鳍部F1可为直线形或形如沿着y轴方向延伸的线形图形。在其它示例性实施例中，当衬底100是包括第一和第二半导体层以及插在其中的电介质层的SOI衬底时，可通过将电介质层上的第二半导体层图案化来形成第一鳍部F1。第一鳍部F1可被掺有杂质，以控制所要提供的晶体管阈值电压。例如，可在参照图1和图2描述的形成第一掩模图案201之前对衬底100的上部执行掺杂工艺。尽管附图显示了在第一区域RG1和第二区域RG2每个上均提供有多个鳍部，然而单独的鳍部可被提供在第一区域RG1和第二区域RG2每个上。第二区域RG2上的多个第一鳍部F1可用来定义互不相同的几个晶体管或定义一个晶体管。将要在第一区域RG1上提供的多个第一鳍部F1可用来定义互不相同的几个晶体管或一个晶体管。

参照图7和图8，外延生长阻碍掩模图案211可被形成为覆盖第二区域RG2而暴露第一区域RG1。外延生长阻碍掩模图案211的形成可包括：顺序形成外延生长阻碍层和第三掩模图案213，以覆盖第一区域RG1和第二区域RG2，然后使用第三掩模图案213作为刻蚀掩模来将外延生长阻碍层从第一区域RG1移除。在示例性实施例中，外延生长阻碍掩模图案211可由相对于第二掩模图案206具有刻蚀选择性的材料形成。例如，第二掩模图案206可包括从氧化硅、氮化硅、氮氧化硅、光致抗蚀剂材料、旋涂玻璃(SOG)材料和/或旋涂硬掩模(SOH)材料构成的集合中选出的至少一种材料，而外延生长阻碍掩模图案211可包括选自这些材料且与第二掩模图案206不同的一种材料。第三掩模图案213包括氧化硅、氮化硅、氮氧化硅或光致抗蚀剂材料中的至少一个。

可增加或减小提供在第一区域RG1上的第一鳍部F1的宽度。在本实施例中，将第一区域RG1上的第一鳍部F1用作种子层来执行外延工艺，以形成第一半导体层SP1。例如，第一半导体层SP1可通过分子束外延(MBE)、液相外延(LPE)、汽相外延(VPE)、或有机金属化学气相沉积(MOCVD)来形成。第一半导体层SP1可被形成为共形地覆盖第二沟槽102的表面。例如，第一半导体层SP1可覆盖被外延生长阻碍掩模图案211和第二掩模图案206暴露在外的第一鳍部F1的侧壁，以及覆盖位于该第一鳍部F1之间的衬底100的顶部表面。在下文中，除非另有说明，否则位于第一鳍部F1之间的第二沟槽102的底面可称为衬底100的顶部表面，并且第一半导体层SP1和被其覆盖的第一鳍部F1可被统称为第二鳍部F2。因此，每个第二鳍部F2可具有大于第一宽度T1的第二宽度T2。这里，第二宽度T2可被定义为第一宽度T1与半导体层厚度之和。在示例性实施例中，由于第一鳍部F1的顶部表面覆盖有第二掩模图案206，因此可阻碍第一半导体层SP1从第一鳍部F1的顶部表面生长。因此，可将第一鳍部F1和第二鳍部F2的顶部表面定位在距离衬底100的顶部表面基本相同的垂直高度H1的位置。

鳍式场效应晶体管(在下文中称为“鳍式-FET”或“鳍式FET”)可将从衬底突出的鳍部用作它的主体或沟道区，由此与平面形晶体管相比具有改进的短沟道效应。但是，由于鳍式-FET的沟道区比平面形晶体管窄，因此在用来控制鳍式-FET阈值电压的离子注入工艺中可能存在困难。在鳍式-FET的鳍部具有相互不同宽度的情况下，鳍式FET的沟道区的体积也互不相同。基于这种鳍宽上的差异，离子注入工艺可用来使鳍式-FET的阈值电压互不相同。根据本发明构思的示例性实施例，可以形成彼此宽度不同的鳍部，这将使得制作具有彼此不同阈值电压的晶体管成为可能。

第一半导体层SP1可由与第一鳍部F1相同或相似的材料形成，或者由晶格常数和/或带隙不同于第一鳍部F1的材料形成。例如，第一鳍部F1可以是部分的单晶硅片，而第一半导体层SP1可包括InSb、InAs、GaSb、InP、GaAs、Ge、SiGe或SiC中的至少一种。第一半导体层SP1可包括带隙不同于第一鳍部F1的半导体材料。例如，第一鳍部F1可包括GaAs，而第一半导体层SP1可包括AlGaAs。第一半导体层SP1可与第一鳍部F1具有相同的导电类型。例如，第一半导体层SP1在外延工艺期间可采用原位掺杂的方式进行掺杂，且第一半导体层SP1的掺杂浓度可与第一鳍部F1的掺杂浓度不同。在示例性实施例中，第一半导体层SP1的掺杂浓度可小于第一鳍部F1的掺杂浓度。

参照图9和图10，可移除第二掩模图案206、外延生长阻碍掩模图案211和第三掩模图案213。第二掩模图案206、外延生长阻碍掩模图案211和第三掩模图案213的移除可包括多个选择性刻蚀工艺。移除工艺完成后，可形成器件隔离层110以填充第一鳍部F1和第二鳍部F2之间的第二沟槽102。在示例性实施例中，器件隔离层110的形成可包括：形成覆盖第一区域RG1和第二区域RG2的电介质层，然后刻蚀该电介质层以使第一鳍部F1和第二鳍部F2的上部暴露。器件隔离层110可由高密度等离子体氧化物层、旋涂玻璃(SOG)层和/或CVD氧化物层形成。

参照图11和图12，可在第一鳍部F1和第二鳍部F2上顺序地形成栅极电介质图案141和栅极电极图案143。栅极电介质图案141和栅极电极图案143的形成可包括：在提供有器件隔离层110的结构上顺序形成栅极电介质和栅极电极层，然后使用刻蚀掩模刻蚀栅极电介质和栅极电极层。栅极电介质图案141可包括氧化物层或氮氧化物层。例如，栅极电介质图案141可包括氧化硅层。栅极电介质图案141可包括介电常数大于氧化硅层的高k电介质。栅极电极图案143可包括掺杂半导体、金属、导电金属氮化物或金属与半导体的化合物中的至少一种。在示例性实施例中，每个栅极电介质图案141和栅极电极图案143可通过化学气相沉积、溅射工艺和/或原子层沉积形成。其后，源极/漏极区可在被栅极电极图案143暴露的第一鳍部F1和第二鳍部F2的上部中形成。

根据本发明构思的示例性实施例，可以形成具有彼此不同宽度的鳍部。这使得能够形成具有彼此不同阈值电压的鳍式-FET。

下面将参照图13至图20描述根据本发明构思的另一些示例性实施例的形成场效应晶体管的方法。图13、15、17和19是示出了根据本发明构思的另一些示例性实施例的形成场效应晶体管的方法的透视图，图14、16、18和20分别是沿着图13、15、17和19的A-A'线截取的截面图。为了简明起见，先前描述的元件可以由相似或相同的标号标识，不赘述其重复的描述。

参照图13和图14，可形成从衬底100上突起的第一鳍部F1。第一鳍部可通过刻蚀工艺形成，该刻蚀工艺使用衬底100上提供的掩模图案作为刻蚀掩模。例如，第一鳍部F1可通过参照图1至图6描述的方法形成，因此第一鳍部F1具有彼此相同的宽度。可形成器件隔离层110来覆盖第一鳍部F1的下部侧壁。器件隔离层110的形成可包括：形成覆盖第一区域RG1和第二区域RG2的电介质层，然后刻蚀电介质层以使第一鳍部F1的上部暴露。在示例性实施例中，器件隔离层110可由高密度等离子体氧化物层、旋涂玻璃(SOG)层和/或CVD氧化物层制成。在其它示例性实施例中，第一鳍部F1的形成可包括在衬底100上形成掩模图案后进行的外延工艺。被该掩模图案暴露的衬底100的顶部表面可被用作外延工艺中的种子层。在这种情况下，第一鳍部F1可由与衬底100相同或相似的材料制成，或者由与衬底100具有不同的晶格常数和/或带隙的材料制成。例如，衬底100可为单晶硅片，而第一鳍部F1可包括Ge、SiGe或SiC中的至少一种。

参照图15和图16，可在提供有器件隔离层110的结构上形成外延生长阻碍掩模图案211，以覆盖第二区域RG2并暴露第一区域RG1。外延生长阻碍掩模图案211的形成可包括：形成外延生长阻碍层和第三掩模图案213以覆盖第一区域RG1和RG2，然后使用第三掩模图案213作为刻蚀掩模来将外延生长阻碍层从第一区域RG1上移除。在示例性实施例中，外延生长阻碍掩模图案211可由相对于器件隔离层110具有刻蚀选择性的材料制成。例如，器件隔离层110可包括从氧化硅、氮化硅、氮氧化硅、光致抗蚀剂材料、旋涂玻璃(SOG)材料和/或旋涂硬掩模(SOH)材料组成的集合中选出的至少一个，而外延生长阻碍掩模图案211可包括选自这些材料但不同于器件隔离层110的材料。第三掩模图案213可包括氧化硅、氮化硅、氮氧化硅或光致抗蚀剂材料中的至少一种。

参照图17和图18，可进行一个工艺来增加或减小提供在第一区域RG1上的鳍部的上部宽度。在本实施例中，可进行外延工艺来形成第二半导体层SP2，在该外延工艺中，将第一区域RG1上的第一鳍部F1暴露的上部用作种子层。例如，第二半导体层SP2可通过分子束外延(MBE)、液相外延(LPE)、气相外延(VPE)或有机金属气相沉积(MOCVD)来形成。包括第二半导体层SP2和第一鳍部F1的结构可被统称为第二鳍部F2。这里，第二鳍部F2的上部具有的第二宽度T2可大于在第二区域RG2上提供的第一鳍部F1的第一宽度F1。由于第二半导体层SP2的存在，当从衬底100的顶部表面开始测量时，第二鳍部F2的高度H2可高于第一鳍部F1的高度H1。

第二半导体层SP2可由与第一鳍部F1相同或相似的材料制成，或者由与第一鳍部F1具有不同晶格常数和/或带隙的材料制成。例如，第一鳍部F1可为单晶硅片，而第二半导体层SP2可包括InSb、InAs、GaSb、InP、GaAs、Ge、SiGe或SiC中的至少一种。第二半导体层SP2可包括与第一鳍部F1具有不同带隙的半导体材料。例如，第一鳍部F1可包括GaAs而第二半导体层SP2可包括AlGaAs。第二半导体层SP2可与第一鳍部F1具有相同的导电类型。例如，第二半导体层SP2可以在外延工艺中以原位掺杂的方式进行掺杂，且第二半导体层SP2的掺杂浓度可与第一鳍部F1的不同。在示例性实施例中，第二半导体层SP2的掺杂浓度可小于第一鳍部F1的掺杂浓度。

参照图19和图20，可移除外延生长阻碍掩模图案211和第三掩模图案213。其后，可在第一鳍部F1和第二鳍部F2上顺序形成栅极电介质图案141和栅极电极图案143。可以使用与参照图11和图12描述的方法相同或相似的方法来形成栅极电介质图案141和栅极电极图案143。

下面将参照图21至图24描述根据本发明构思的另外的示例性实施例的场效应晶体管形成方法。图21和23是示出了根据本发明构思的另外的示例性实施例的场效应晶体管形成方法的透视图，图22和图24分别是沿着图21和图23的A-A'线截取的截面图。为了简明起见，先前描述的元件可以由相似或相同的标号标识，不赘述其重复的描述。

参照图21和图22，可在参照图5和图6描述的结构上形成刻蚀掩模图案214。形成刻蚀掩模图案214以使其覆盖第二区域RG2并暴露第一区域RG1。刻蚀掩模图案214的形成可包括：在提供有第一鳍部F1的结构上顺序形成刻蚀掩模层和第四掩模图案216，然后使用第四掩模图案216作为刻蚀掩模来将刻蚀掩模层从第一区域RG1移除。刻蚀掩模图案214可由相对于第二掩模图案206具有刻蚀选择性的材料制成。在示例性实施例中，第二掩模图案206可包括从氧化硅、氮化硅、氮氧化硅、光致抗蚀剂材料、旋涂玻璃(SOG)材料和/或旋涂硬掩模(SOH)材料组成的集合中选出的至少一种材料，而刻蚀掩模图案214可包括选自这些材料但不同于第二掩模图案206的材料。第四掩模图案216可包括氧化硅、氮化硅、氮氧化硅或光致抗蚀剂材料中的至少一种。

可增加或减小第一区域RG1上提供的第一鳍部F1的宽度。在本实施例中，具有第一宽度T1的第一鳍部F1可被侧面刻蚀，以形成具有第三宽度T3的第三鳍部F3。该刻蚀工艺可以以干法刻蚀和/或湿法刻蚀的方式进行。例如，该刻蚀工艺可包括各向同性刻蚀工艺。第三宽度T3可小于第一宽度T1。对于在形成鳍部F1之前对衬底100进行掺杂的实施例，刻蚀工艺可导致鳍部F1和F3具有不同的掺杂量，使得随后在鳍部F1和F3上形成的晶体管具有不同的阈值电压。在一些实施例中，可作为第二沟槽102底面的衬底100的顶部表面也可在形成第三鳍部F3期间被刻蚀。因此，就衬底100的顶部表面的垂直高度而言，第一区域RG1不同于第二区域RG2，从而第一区域RG1与第二区域RG2的表面(鳍部F3和F1从此处突出)可能不在一个平面内。例如，第一区域RG1和第二区域RG2的顶部表面之间可能出现高度差H3。

参照图23和图24，可移除第二掩模图案206、刻蚀掩模图案214和第四掩模图案216。移除工艺完成后，可形成器件隔离层110以覆盖第一鳍部F1和第三鳍部F3的下部侧壁。可在第一鳍部F1和第三鳍部F3上顺序形成栅极电介质图案141和栅极电极图案143。可使用与参照图11和图12描述的方法相同或类似的方法形成栅极电介质图案141和栅极电极图案143。

下面将参照图25至28描述根据本发明构思的另外的示例性实施例的形成场效应晶体管的方法。图25和图27是示出了根据本发明构思的另外的示例性实施例的形成场效应晶体管的方法的透视图，图26和图28分别是沿着图25和图27的A-A'线截取的截面图。为了简明起见，先前描述的元件可以由相似或相同的标号标识，不赘述其重复的描述。

参考图25和图26，可在参照图13和图14描述的结构上形成刻蚀掩模图案214。形成刻蚀掩模图案214以覆盖第二区域RG2并暴露第一区域RG1。刻蚀掩模图案214的形成可包括：在提供有第一鳍部F1的结构上形成刻蚀掩模层和第四掩模图案216，然后使用第四掩模图案216作为刻蚀掩模来将刻蚀掩模层从第一区域RG1移除。

可增加或减小在第一区域RG1上提供的第一鳍部F1的上部宽度。在本实施例中，具有第一宽度T1的第一鳍部F1的上部侧壁可被刻蚀，以形成上部宽度为T3的第三鳍部F3。该刻蚀工艺可以以干法刻蚀和/或湿法刻蚀的方式进行。例如，该刻蚀工艺可包括各向同性刻蚀工艺。第三宽度T3可小于第一宽度T1。该刻蚀工艺导致第三鳍部F3具有的第四高度H4，其小于第一鳍部F1的第一高度H1。

参照图27和图28，可移除刻蚀掩模图案214和第四掩模图案216。移除工艺完成后，可在第一鳍部F1和第三鳍部F3上顺序形成栅极电介质图案141和栅极电极图案143。可使用与参照图11和图12描述的方法相同或类似的方法形成栅极电介质图案141和栅极电极图案143。

下面将参照图29至图42描述根据本发明构思的另外的示例性实施例的形成场效应晶体管的方法。图29、31、33、35、37、39和41是示出了根据本发明构思的另外的示例性实施例的形成场效应晶体管的方法的透视图，图30、32、34、36、38、40和42分别是沿着图29、31、33、35、37、39和41的A-A'线截取的截面图。为了简明起见，先前描述的元件可以由相似或相同的标号标识，不赘述其重复的描述。

参照图29和图30，可在衬底100上形成第二掩模图案206。可通过参照图1至图4描述的工艺形成第二掩模图案206，从而使其具有隔离物形状。第二掩模图案206可被第一沟槽101彼此隔离开。第二掩模图案206的第四宽度T4可不同于第一沟槽101的下部宽度T5。在下文中，沟槽宽度可指的是沟槽的下部宽度，掩模图案的宽度可指的是掩模图案的下部宽度。在示例性实施例中，第一沟槽101的宽度T5可大于第二掩模图案206的第四宽度T4。

参照图31和图32，可形成第五掩模图案221来填充第一沟槽101。第五掩模图案221的形成可包括：形成覆盖第二掩模图案206的电介质层，以及进行平面化工艺以暴露第二掩模图案206。平面化工艺导致第二掩模图案206的上部可能被刻蚀掉。

参照图33和图34，可形成第六掩模图案217来覆盖第一区域RG1并暴露第二区域RG2。第六掩模图案217可由相对于第五掩模图案221具有刻蚀选择性的材料制成。一些被第六掩模图案217暴露的第二掩模图案206可从第二区域RG2上选择性移除。因此，被第三沟槽104彼此分隔开的第五掩模图案221可保留在第二区域RG2上。第五掩模图案221的第五宽度T5可基本上等于第一沟槽101的宽度。第二掩模图案206的第四宽度T4可基本上等于第三沟槽104的宽度。

参照图35和图36，可形成第七掩模图案219以覆盖第二区域RG2并暴露第一区域RG1。第七掩模图案219可填充第三沟槽104。可从被第七掩模图案219暴露的第一区域RG1上选择性移除第六掩模图案217和一些第五掩模图案221，可将第二掩模图案206保留在第一区域RG1上。移除工艺导致暴露出衬底100的第一沟槽101将第二掩模图案206相互分隔开。

参照图37和图38，可从第二区域RG2上移除第七掩模图案219，以暴露第五掩模图案221。第五掩模图案221之间的衬底100可被第三沟槽104暴露。第七掩模图案219的移除可包括选择性刻蚀工艺。第七掩模图案219的移除导致第五掩模图案221可被保留在第二区域RG2上，且第二掩模图案206可被保留在第一区域RG1上。第二掩模图案206的第四宽度T4可不同于第五掩模图案221的第五宽度T5。第二掩模图案206的第四宽度T4可基本上等于第三沟槽104的宽度，第五掩模图案221的第五宽度T5可基本上等于第一沟槽101的宽度。

参照图39和40，可使用第二掩模图案206和第五掩模图案221作为刻蚀掩模对衬底100进行刻蚀。该刻蚀工艺导致可在第一区域RG1上形成具有第四宽度T4的第一鳍部F1，且在第二区域RG2上形成具有第五宽度T5的第二鳍部F2。第一鳍部F1可被第四沟槽107相互分隔开，第二鳍部F2可被第五沟槽108相互分隔开。可通过刻蚀工艺刻蚀第二掩模图案206和第五掩模图案221的上部，使其具有圆形剖面。

参照图41和图42，可移除第二掩模图案206和第五掩模图案221。移除工艺完成后，可形成器件隔离层110来填充第四沟槽107和第五沟槽108，并暴露第一鳍部F1和第二鳍部F2的上部。可在第一鳍部F1和第二鳍部F2上顺序形成栅极电介质图案141和栅极电极图案143。可采用与参照图11和图12描述的方法相同或相似的方法形成栅极电介质图案141和栅极电极图案143。

图43是示出了根据本发明构思的示例性实施例的包含场效应晶体管的电子系统的框图。

参照图43，根据本发明构思的示例性实施例的电子系统1100可包括控制器1110、输入/输出(I/O)单元1120、存储装置1130、接口单元1140、和数据总线1150。控制器1110、输入输出(I/O)单元1120、存储装置1130和接口单元1140中的至少两个可通过数据总线1150进行相互通信。数据总线1150可对应于发送电信号所经路径。

控制器1110可包括微处理器、数字信号处理器、微控制器中的至少一种，或包括与微处理器、数字信号处理器、微控制器中的任何一个具有相似功能的另一逻辑装置。I/O单元1120可包括小键盘、键盘或显示单元。存储装置1130可存储数据和/或命令。存储装置1130还可包括另一种类型的数据存储装置，它们与上述数据存储装置不同。接口单元1140可将电子数据传送到通信网络，或从通信网络接收电子数据。接口单元1140可以无线操作或通过电线/电缆操作。例如，接口单元1140可包括用于无线通信的天线或用于有线通信的收发器。尽管在附图中没有显示，但电子系统1100还可包括作为高速缓存用来改善控制器1110操作的快速DRAM装置和/或快速SRAM装置。可在存储装置1130、控制器1110和/或I/O单元1120内提供根据本发明构思的示例性实施例的场效应晶体管。可将电子系统1100应用于个人数字助理(PDA)、便携式计算机、上网本、无线手机、移动电话、数字音乐播放器、存储卡或电子产品。所述电子产品可无线接收或发送信息/数据。

根据本发明构思的示例性实施例，提供了使场效应管的鳍部具有彼此不同宽度的方法。

尽管对本发明构思的示例性实施例进行了特别展示和描述，但本领域的技术人员还应理解的是，在不脱离所附权利要求的精神和范围的情况下可对其形式和细节作出改动。