存储器件及其制造方法及包括该存储器件的电子设备与流程

本公开涉及半导体领域，具体地，涉及基于竖直型器件的存储器件及其制造方法以及包括这种存储器件的电子设备。

背景技术：

在水平型器件如金属氧化物半导体场效应晶体管(MOSFET)中，源极、栅极和漏极沿大致平行于衬底表面的方向布置。由于这种布置，水平型器件不易进一步缩小。与此不同，在竖直型器件中，源极、栅极和漏极沿大致垂直于衬底表面的方向布置。因此，相对于水平型器件，竖直型器件更容易缩小。

但是，对于竖直型器件，难以控制栅长，特别是对于单晶的沟道材料。另一方面，如果采用多晶的沟道材料，则相对于单晶材料，沟道电阻大大增加，从而难以堆叠多个竖直型器件，因为这会导致过高的电阻。

技术实现要素：

有鉴于此，本公开的目的至少部分地在于提供一种基于竖直型器件的存储器件及其制造方法以及包括这种存储器件的电子设备，其中能够很好地控制栅长。

根据本公开的一个方面，提供了一种存储器件，包括：在衬底上形成的从衬底向上延伸的多个第一柱状有源区和多个第二柱状有源区，其中，第一柱状有源区排列为第一阵列，第二柱状有源区排列为第二阵列，每一第一柱状有源区包括源/漏层和沟道层的交替堆叠，该堆叠的最下方是源/漏层，最上方是源/漏层，各第一柱状有源区中相应的沟道层处于实质上相同的平面上，且相应的源/漏层处于实质上相同的平面上，每一第二柱状有源区包括一体延伸的有源半导体层；分别与沟道层所在的各平面处于实质上相同的平面中的多层第一存储栅堆叠，其中，各层第一存储栅堆叠分别环绕相应平面上各沟道层的外周；环绕各第二柱状有源区外周的多层第二存储栅堆叠。

根据本公开的另一方面，提供了一种制造存储器件的方法，包括：在衬底上设置源/漏层和沟道层的交替堆叠，该堆叠的最下方是源/漏层，最上方是源/漏层；在所述堆叠中形成若干加工孔；经由加工孔，从沟道层在加工孔中露出的侧壁向沟道层内驱入掺杂剂，以在沟道层中形成横向的掺杂剂分布；经由加工孔，选择性刻蚀堆叠中的沟道层，以在堆叠中的各沟道层中形成彼此分离的多个单元沟道部的阵列；经由加工孔，在所述堆叠内的空隙中形成用于第一存储单元的存储栅堆叠；去除加工孔中的材料，以露出加工孔；经由加工孔，选择性刻蚀堆叠中的源/漏层，以在各单元沟道部的上侧和下侧分别形成单元源/漏部，其中，各单元沟道部以及其上侧和下侧的相应单元源/漏部构成第一存储单元；经由加工孔，在所述堆叠内的空隙中形成隔离层；去除加工孔中的材料，以露出加工孔；以及在加工孔的侧壁上形成用于第二存储单元的存储栅堆叠，并在侧壁上形成有用于第二存储单元的存储栅堆叠的加工孔中填充用于第二存储单元的有源半导体层。

根据本公开的另一方面，提供了一种电子设备，包括上述存储器件。

根据本公开的实施例，沟道区由沟道层限定，从而栅长由沟道层的厚度确定。沟道层例如可以通过外延生长来形成，从而其厚度可以很好地控制。因此，可以很好地控制栅长。另外，沟道层可以是单晶半导体材料，可以具有高载流子迁移率和低泄流电流，从而改善了器件性能。由于竖直型器件可以相对容易地彼此叠置，从而可以制造三维存储器件，增大存储密度。此外，在加工孔中额外形成了存储单元，有助于节省晶片面积。

附图说明

通过以下参照附图对本公开实施例的描述，本公开的上述以及其他目的、特征和优点将更为清楚，在附图中：

图1～18(b)示出了根据本公开实施例的制造存储器件的流程的示意图；

图19(a)和19(b)示出了根据本公开实施例的加工孔布置的示意图；

图20(a)～22示出了根据本公开另一实施例的制造存储器件的流程中部分阶段的示意图；

图23(a)～29(b)示出了根据本公开另一实施例的制造存储器件的流程中部分阶段的示意图；

图30(a)～35(b)示出了根据本公开另一实施例的制造存储器件的流程中部分阶段的示意图。

贯穿附图，相同或相似的附图标记表示相同或相似的部件。

具体实施方式

以下，将参照附图来描述本公开的实施例。但是应该理解，这些描述只是示例性的，而并非要限制本公开的范围。此外，在以下说明中，省略了对公知结构和技术的描述，以避免不必要地混淆本公开的概念。

在附图中示出了根据本公开实施例的各种结构示意图。这些图并非是按比例绘制的，其中为了清楚表达的目的，放大了某些细节，并且可能省略了某些细节。图中所示出的各种区域、层的形状以及它们之间的相对大小、位置关系仅是示例性的，实际中可能由于制造公差或技术限制而有所偏差，并且本领域技术人员根据实际所需可以另外设计具有不同形状、大小、相对位置的区域/层。

在本公开的上下文中，当将一层/元件称作位于另一层/元件“上”时，该层/元件可以直接位于该另一层/元件上，或者它们之间可以存在居中层/元件。另外，如果在一种朝向中一层/元件位于另一层/元件“上”，那么当调转朝向时，该层/元件可以位于该另一层/元件“下”。

根据本公开实施例的存储器件基于竖直型器件，因此可以包括在衬底上形成的从衬底向上(例如，垂直于衬底表面)延伸的多个第一柱状有源区和多个第二柱状有源区。基于这些竖直延伸的柱状有源区，通过绕它们外周形成栅堆叠，可以形成竖直器件。栅堆叠可以是存储栅堆叠，例如可以包括浮栅或电荷捕获层或者铁电材料，以便实现存储功能。例如，存储栅堆叠可以包括依次叠置的第一栅介质层、浮栅层或电荷捕获层、第二栅介质层和栅导体层，或者可以包括依次叠置的第一金属层、铁电材料层、第二金属层、栅介质层和栅导体层。于是，竖直器件形成竖直存储单元。在此，存储单元可以是闪存(flash)单元。

根据本公开的实施例，每一第一柱状有源区可以包括源/漏层和沟道层的交替堆叠，该堆叠的最下方是源/漏层，且最上方也是源/漏层。各第一柱状有源区可以包括相同的层数，且各第一柱状有源区中相应的沟道层(例如，从上往下数的相同编号的层，或者从下往上数的相同编号的层)可以处于实质上相同的平面上(例如，它们可以从相同的半导体层分离得到)，相应的源/漏层可以处于实质上相同的平面上(例如，它们可以从相同的半导体层分离得到)。这些层例如可以实质上平行于衬底表面延伸。

在沟道层所在的平面相对应，可以形成多层存储栅堆叠(以下称作第一存储栅堆叠)。每一层存储栅堆叠可以是一体的，且环绕相应平面上各沟道层的外周(事实上也环绕第二柱状有源区的外周，由于第一栅堆叠在衬底上横向延伸，而第二柱状有源区在衬底上竖直延伸)。这样，各沟道层、其上下两侧的源/漏层以及相应的第一存储栅堆叠构成了第一存储单元。在源/漏层中可以形成器件的源/漏区，且在沟道层中可以形成器件的沟道区。分处于沟道区两端的源/漏区之间可以通过沟道区形成导电通道。

于是，栅长可以由沟道层自身的厚度来确定，而不是如常规技术中那样依赖于耗时刻蚀来确定。沟道层例如可以通过外延生长来形成，从而其厚度可以很好地控制。因此，可以很好地控制栅长。沟道层可以由单晶半导体材料构成，以改善器件性能。特别是，可以降低沟道电阻，从而有利于竖直型器件彼此叠置。当然，源/漏层也可以是单晶半导体材料。这种情况下，沟道层的单晶半导体材料与源/漏层的单晶半导体材料可以是共晶体。

根据本公开的实施例，沟道层相对于源/漏层可以具有刻蚀选择性，例如包括与源/漏层不同的半导体材料。这样，有利于分别对沟道层和源/漏层进行处理。另外，各源/漏层可以包括相同的半导体材料。

沟道层的外周可以相对于源/漏层的外周向内凹入，这样，所形成的栅堆叠可以嵌于沟道层相对于源/漏层的凹入中，从而有助于减少栅堆叠与源/漏层的交迭以便减小栅与源/漏之间的寄生电容。

根据本公开的实施例，每一第二柱状有源区可以包括一体延伸的有源半导体材料。第二柱状有源区可以是实心的，也可以是空心的(从而形成环状结构，其中可以填充电介质)。同样地，可以环绕各第二柱状有源区外周的多层第二存储栅堆叠。由于如上所述，第一存储栅堆叠事实上也环绕第二柱状有源区，因此第一存储栅堆叠中的栅导体也可以用于第二存储栅堆叠。因此，只需分别在各第二柱状有源区外周形成另一第一栅介质层、另一电荷俘获层、另一第二栅介质层即可。该另一第一栅介质层、另一电荷俘获层、另一第二栅介质层可以绕着各第二柱状有源区的外周在其大致整个高度上延伸。于是，该另一第一栅介质层、另一电荷俘获层、另一第二栅介质层可以形成绕各第二柱状有源区的同心环结构。

在此，尽管另一第一栅介质层、另一电荷俘获层、另一第二栅介质层在各第二柱状有源区的整个高度上连续延伸，但是主要是其与栅导体层相对的部分起作用(它们连续形成主要是制造工艺的原因，如下所述)。也即，尽管另一第一栅介质层、另一电荷俘获层、另一第二栅介质层在第二柱状有源区的整个高度上连续延伸，但是与相应的栅导体层相结合，限定了多层第二存储栅堆叠。这些第二存储栅堆叠与第二柱状有源区向配合，限定了第二存储单元。

根据本公开的实施例，第一柱状有源区可以排列为第一阵列(例如，通常是按行和列排列的二维阵列)，第二柱状有源区可以排列为第二阵列(例如，通常是按行和列排列的二维阵列)。另外，由于它们如上所述在衬底上竖直延伸且通过多层的栅堆叠分别限定出多层存储单元，从而该存储器件可以是三维(3D)阵列。在该3D阵列中，各柱状有源区限定了存储单元的串。

由于制作工艺的原因，如下所述，第一阵列和第二阵列可以彼此嵌套。例如，各第一柱状有源区可以位于第二柱状有源区的二维阵列的网格的大致中心，各第二柱状有源区可以位于第一柱状有源区的二维阵列的网格的大致中心。

这种存储器件例如可以如下制造。具体地，可以在衬底上设置源/漏层和沟道层的交替堆叠，该堆叠的最下方是源/漏层，最上方是源/漏层。例如，可以通过外延生长来提供这些层。在外延生长时，可以控制所生长的沟道层的厚度。另外，在外延生长时，可以进行原位掺杂，以实现所需的掺杂极性和掺杂浓度。

为了便于对处于堆叠内部的层进行处理，可以在堆叠中形成若干加工孔。这些加工孔可以沿着堆叠的叠置方向(竖直方向)延伸，在加工孔中可以露出所有沟道层的侧壁。在以下处理中，这些加工孔是加工通道。

可以经由加工孔，选择性刻蚀堆叠中的沟道层。为了更好地控制对沟道层的刻蚀，可以先经由加工孔，从沟道层在加工孔中露出的侧壁向沟道层内驱入掺杂剂，以在沟道层中形成横向的掺杂剂分布。由于掺杂剂从加工孔向它们各自的四周扩散，因此，在一定时间之后，可以形成从加工孔向它们之间的位置逐渐降低的掺杂分布。然后，可以经由加工孔，选择性刻蚀沟道层，特别是其中的掺杂部分。于是，可以在加工孔之间的位置处留下沟道层的一部分，而在其余位置处沟道层可以基本上被去除。留下的沟道层部分可以用于存储单元的沟道，在此称作单元沟道部。通过设置加工孔的布局(可以称作第一阵列)，可以在各沟道层中留下单元沟道部的阵列(可以称作第二阵列)。而且，由于加工孔沿着堆叠的叠置方向(竖直方向)延伸，因此各沟道层中扩散在横向上进行的程度基本上相同，从而各沟道层中刻蚀的程度基本上相同。结果，各沟道层留下的单元沟道部的阵列基本上是一致的，且各阵列中的单元沟道部可以在堆叠的叠置方向(竖直方向)上大致对准。

可以经由加工孔，在堆叠内的空隙中形成存储栅堆叠。例如，可以依次形成第一栅介质层、浮栅层或电荷俘获层、第二栅介质层和栅导体层，由此形成栅堆叠。由于上下两侧源/漏层的存在，栅堆叠填充在源/漏层之间的空隙即原本沟道层所在的位置处，从而自对准于单元沟道部。

此时，存储单元的沟道(由单元沟道部提供)、栅堆叠以及源/漏区(由单元沟道部上下方的源/漏层提供)均已完备，但是各存储单元的源/漏区彼此连接在一起(此时，各源/漏层除了加工孔的部位之外还是连续的)。为此，可以经由加工孔(先去除其中填充的材料例如上述栅堆叠，以露出加工通道)选择性刻蚀堆叠中的源/漏层。由于选择性刻蚀从加工孔向它们各自的四周进行，因此，通过控制刻蚀量，可以在加工孔之间的位置处留下源/漏层的一部分，而在其余位置处沟道层可以基本上被去除。当然，在此也可以先经由加工孔，从源/漏层在加工孔中露出的侧壁向源/漏层内驱入掺杂剂，以在源/漏层中形成横向的掺杂剂分布，以便更好地控制对源/漏层的刻蚀。由于通过相同的加工孔进行刻蚀或掺杂剂扩散，刻蚀从这些加工孔向四周进行的方式是一致的(进行速度即刻蚀速度可能有所不同，但是进行路径即刻蚀路径是基本上相同的)，从而留下的源/漏层部分与之前沟道层中留下的部分在竖直方向上基本上是对准的。于是，源/漏层的留下部分分别位于各单元沟道部的顶面和底面上，从而形成存储单元各自的单元源/漏部。

随后，还可以在器件上形成隔离层。同时，隔离层可以经由加工孔而进入堆叠内，填充于堆叠内的空隙中。另外，还可以形成各种电接触部。

根据本公开的实施例，还可以在加工孔中进一步形成额外的存储单元(可以称作第二存储单元)。例如，可以在加工孔(先去除其中填充的材料例如上述隔离层，以露出加工孔)的侧壁上形成用于第二存储单元的存储栅堆叠，然后在侧壁上形成有用于第二存储单元的存储栅堆叠的加工孔中填充用于第二存储单元的有源半导体层。于是，第二存储单元的有源半导体层可以沿着加工孔的延伸方向(竖直方向)延伸，第二存储单元的存储栅堆叠可以沿着加工孔的侧壁(竖直方向)延伸，且绕有源半导体层形成同心环结构。

在此，在加工孔的侧壁上，可以只形成用于第二存储单元的另一第一栅介质层、另一电荷俘获层和另一第二栅介质层，而无需另外形成栅导体层。如上所述，第一存储单元的栅堆叠填充在源/漏层之间的空隙中即原本沟道层所在的位置处。于是，第一存储单元的栅堆叠中的栅导体层在加工孔的侧壁处露出，并因此与第二存储单元的另一第一栅介质层、另一电荷俘获层和另一第二栅介质层物理接触，从而可以充当第二存储单元的栅导体层。因此，在同一层中，第一存储单元的栅导体和第二存储单元的栅导体可以是一体的。

另外，第一存储单元中的栅导体层的延伸方向(即，沟道层的延伸方向，例如大致平行于衬底表面的方向)与第二存储单元中的另一第一栅介质层、另一电荷俘获层和另一第二栅介质层的延伸方向(即，加工孔的延伸方向，竖直方向)相交(例如，垂直)。于是，栅导体层在有源半导体层中对应于沟道层的位置处限定了沟道区，并可以在沟道区的两侧(有源半导体层中分别对应于第一、第二源/漏层的位置)形成源/漏区。

本公开可以各种形式呈现，以下将描述其中一些示例。

图1～18(b)示出了根据本公开实施例的制造存储器件的流程的示意图。

如图1所示，提供衬底1001。该衬底1001可以是各种形式的衬底，包括但不限于体半导体材料衬底如体Si衬底、绝缘体上半导体(SOI)衬底、化合物半导体衬底如SiGe衬底等。在以下的描述中，为方便说明，以体Si衬底为例进行描述。

在衬底1001中，例如通过离子注入，形成阱区1001w。该阱区1001w随后可以充当存储器件的公共地电势面，存储器件中最下层存储单元各自下层的源/漏区均可以连接到该公共地电势面。如果存储单元是n型器件，则阱区1001w可以掺杂为n型；如果存储单元是p型器件，则阱区1001w可以掺杂为p型；如果存储单元是无结器件，则阱区1001w可以掺杂为与沟道区相同的极性。

在衬底1001上，可以通过例如外延生长，依次形成第一源/漏层1003、第一沟道层1005、第二源/漏层1007、第二沟道层1009和第三源/漏层1011。例如，对于p型器件，第一源/漏层1003、第二源/漏层1007和第三源/漏层1011各自可以包括合适的半导体材料如SiGe(Ge的原子百分比可以为约10-40％)，厚度为约20-50nm；第一沟道层1005和第二沟道层1009各自可以包括不同于源/漏层1003、1007、1011的半导体材料如Si，厚度为约10-100nm。SiGe在没有应变的情况下的晶格常数大于Si在没有应变的情况下的晶格常数。源/漏层和沟道层的材料选择不限于此，可以包括能够提供适当刻蚀选择性的其他半导体材料。例如，对于n型器件，各源/漏层可以包括Si：C(C的原子百分比可以为约0.1-5％)，厚度为约20-50nm；各沟道层可以包括Si，厚度为约10-100nm。Si：C在没有应变的情况下的晶格常数小于Si在没有应变的情况下的晶格常数。当然，本公开不限于此。例如，各沟道层可以包括与源/漏层相同的组分，但是组分含量不同的半导体材料(例如，都是SiGe，但是其中Ge的原子百分比不同)，只要沟道层相对于源/漏层具备刻蚀选择性。

在生长各源/漏层1003、1007、1011时，可以对它们进行原位掺杂，以便随后形成源/漏区。例如，对于n型器件，可以进行n型掺杂；对于p型器件，可以进行p型掺杂；对于无结器件，可以掺杂为与沟道层相同的极性。

另外，在生长沟道层1005、1009时，也可以对它们进行原位掺杂，以便调节器件阈值电压(Vt)。例如，对于n型器件，可以进行p型掺杂；对于p型器件，可以进行n型掺杂；对于无结器件，可以掺杂为与源/漏层区相同的极性。

在该示例中，第一源/漏层1003是另外生长在衬底1001上的。但是，本公开不限于此。例如，可以通过衬底1001自身来形成第一源/漏层。此外，还可以形成更多的源/漏层和沟道层，以便形成更多层的存储单元。

另外，为了后继处理中构图的方便以及提供适当的停止层等目的，在所生长的这些半导体层之上，还可以形成硬掩模。例如，可以依次形成氧化物(例如，氧化硅)层1013(厚度例如为约2-10nm)和氮化物(例如，氮化硅)层1015(厚度例如为约10-100nm)。

随后，可以限定加工孔。如图2的俯视图所示，可以在图1所示的结构上形成光刻胶1017。通过光刻(曝光和显影)，将光刻胶1017构图为在加工孔的位置处露出之下的氮化物层1015。关于加工孔的位置设置，以下将进一步详细说明。

接着，如图3(a)(沿图2中AA′线的截面图)和3(b)(沿图2中BB′线的截面图)所示，可以通过光刻胶，向下开孔。具体地，可以依次选择性刻蚀例如反应离子刻蚀(RIE)氮化物层1015、氧化物层1013、第三源/漏层1011、第二沟道层1009、第二源/漏层1007、第一沟道层1005和第一源/漏层1003，以形成加工孔。例如，RIE可以沿大致垂直于衬底表面的方向进行，从而得到沿大致垂直于衬底表面的方向延伸的加工孔。之后，可以去除光刻胶1017。在该示例中，在加工孔的底部留下了一部分第一源/漏层1003，以便与地电势面更好地接触。但是，本公开不限于此。例如，加工孔可以贯穿沟道层和源/漏层的叠层。这些加工孔形成对堆叠内各层进行处理的加工通道。

然后，如图4(a)和4(b)所示，例如通过淀积，在图3(a)和3(b)所示的结构上形成固相掺杂剂源层1201。例如，掺杂剂源层1201可以包括氧化物，并例如在淀积时通过原位掺杂而带有掺杂剂，厚度为约2-10nm。掺杂剂中的杂质例如为B、P或As，优选为As，浓度可以为约0.01％-10％。在此，掺杂剂的选择是为了有助于后继对沟道层的选择性刻蚀。如果需要的话，还可以在掺杂剂源层1201上另外覆盖一层扩散阻挡层(未示出)，以防止在随后的退火处理中掺杂剂向外扩散。

随后，如图5(a)和5(b)所示，可以对掺杂剂源层1201进行选择性刻蚀RIE。RIE可以沿大致垂直于衬底表面的方向进行，从而可以去除掺杂剂源层1201的横向延伸部分，而留下其竖直延伸部分。于是，掺杂剂源层1201呈侧墙(spacer)形式留于加工孔的侧壁上。接着，可以进行退火处理，以将掺杂剂源层1201中的掺杂剂驱入沟道层1005、1009中，如图中的箭头所示。之后，可以去除掺杂剂源层1201。当然，掺杂剂也可以进入源/漏层1003、1007、1011中。可以控制掺杂剂的浓度和扩散量，使得不会改变源/漏层1003、1007、1011的掺杂极性。

在此，可以控制掺杂剂的驱入程度，以在各沟道层1005、1009中形成一定的横向浓度分布。在此，将结合图19(a)和19(b)描述加工孔的设置以及相应的扩散效果。

如图19(a)所示，衬底可以包括存储单元区和接触区，在存储单元区中形成存储单元，而在接触区中形成各种电接触部。当然，衬底还可以包括其他区域，例如用于形成相关电路的电路区等等。

根据本公开的实施例，在存储单元区上，加工孔的密度可以被设置为使得在经由加工孔向沟道层中驱入掺杂剂给定时间之后，在沟道层位于存储单元区的部分中形成的等浓度面可以限定出隔离的岛状部。如图19(a)中的箭头所示，扩散将从各加工孔向着四周进行。不考虑方向性(即，认为扩散是各向同性的)，那么在任一时刻，扩散所达到的范围(或者说扩散面)是以加工孔为中心的圆形，如图中的虚线圈所示。该扩散范围的大小(即，圆的半径)可以通过扩散量(例如，扩散时间)来控制。通过控制扩散量，可以使得在沟道层中存在从各加工孔向着它们之间的位置处逐渐减小的横向浓度分布。于是，可以存在这样的等浓度面，在该等浓度面外侧是相对较高的掺杂浓度，而在该等浓度面内侧是相对较低的掺杂浓度。在此，所谓“相对较高”和“相对较低”是根据刻蚀选择性而定的，即，掺杂浓度相对较高的部分可以相对于掺杂浓度相对较低的部分被选择性刻蚀。在该示例中，在Si沟道层以及As掺杂的情况下，例如该等浓度面可以是约1E18-1E19cm^-3的等浓度面。

另外，在接触区上，加工孔的密度可以被设置为使得在所述给定时段内沟道层位于接触区的部分基本上都具有相对高的掺杂浓度。更具体地，相对于存储单元区，在接触区上加工孔更密地排布。当然，为了在后继处理中为源/漏层提供支撑，在接触区的某些部分中，也可以减小加工孔的密度，使得在这些部分中可以存在类似于存储单元区中的等浓度面。

图19(b)示意性示出了加工孔的阵列(图中的点阵列)与等浓度面所限定的岛状部的阵列(图中的“×”阵列)之间的关系。在常规的按行和列排列的二维存储单元阵列的情况下，加工孔可以排列为对应的二维阵列。这两个阵列可以彼此嵌套。更具体地，岛状部位于相应的加工孔网格的大致中心，且加工孔位于相应的岛状部网格的大致中心。

在该示例中，加工孔网格是四边形的。但是，本公开不限于此。加工孔网格也可以是其他形状，例如三角形或其他多边形，相应的岛状部可以位于其大致几何中心处。当然，加工孔也不限于圆形，也可以是其他形状，优选为正多边形，这样在设计布局时较为方便。

然后，如图6(a)、6(b)和6(c)(图6(a)是俯视图，图6(b)是沿图6(a)中AA′线的截面图，图6(c)是沿图6(a)中BB′线的截面图)所示，可以经由加工孔，(相对于源/漏层)选择性刻蚀沟道层1005、1009中掺杂浓度相对较高的部分。例如，可以选择合适的蚀刻剂，其对沟道层(在该示例中，Si)中掺杂浓度相对较高的部分的刻蚀(远远)大于对源/漏层(在该示例中，SiGe)的刻蚀且(远远)大于沟道层中掺杂浓度相对较低的部分。

于是，可以在各沟道层1005、1009中形成彼此分离的多个部分(参见图6(a)的俯视图中的虚线框以及图6(c)中的截面图)，这些部分对应于上述等浓度面，且随后可以用作存储单元的单元沟道部。

如上所述，在经过一定时间的刻蚀之后，沟道层1005、1009的大部分被去除，只留下一些隔离的岛状部，用作单元沟道部(可能在接触区中也存在一些岛状部，用于结构支撑)。由于加工孔竖直穿过叠层，故而每一沟道层中所留下的岛状部的位置(参见图19(b)，位于相应加工孔网格的中心)是大致相同的，因此这些岛状部在竖直方向上基本上彼此对准。

另外，在源/漏层1003、1007、1009之间，留下了空间(原本沟道层所占据的空间)。可以在这些空间中形成栅堆叠。从而栅堆叠可以自对准于相应的单元沟道部。

为了加工的方便，如图7(a)和7(b)所示，可以经由加工孔，(相对于沟道层)选择性刻蚀源/漏层1003、1007、1011。由于如上所述沟道层的去除从而在源/漏层之间留下了空间，所以刻蚀剂可以经由加工孔进入这些空间中。因此，与刻蚀沟道层时从加工孔向四周刻蚀不同，在该刻蚀步骤中源/漏层主要地被消减厚度。于是，可以增大源/漏层之间的间隙，有助于随后在这些间隙中填充材料。

接着，如图8(a)和8(b)所示，可以经由加工孔，在堆叠内的空隙中形成存储栅堆叠。例如，可以依次形成第一栅介质层1019、浮栅层或电荷捕获层1021、第二栅介质层1023以及栅导体层1025。例如，第一栅介质层1019可以包括高K栅介质如HfO₂，厚度为约1-10nm；浮栅层或电荷捕获层1021可以包括浮栅材料如金属或电荷捕获材料如氮化物，厚度为约1-20nm；第二栅介质层1023包括高K栅介质如HfO₂，厚度为约1-10nm；栅导体层1025可以包括金属栅导体。在此，第一栅介质层1019、浮栅层或电荷捕获层1021、第二栅介质层1023形成地较薄，可以大致共形地形成；栅导体层1025形成地较厚，以便填满堆叠内的空隙。另外，在第二栅介质层1023与栅导体层1025之间，还可以形成功函数调节层(未示出)。

如图8(b)所示，如此形成的栅堆叠占据沟道层的位置，从而自对准于各单元沟道部1005、1009。而且，在同一沟道层，由于单元沟道部1005、1009只是分离的岛状部，而该层中其余位置均被栅堆叠所占据。因此，从俯视图上看，栅堆叠在该沟道层内成一体，且围绕各单元沟道部1005、1009。

备选地，栅堆叠可以包括铁电材料。例如，栅堆叠可以包括依次叠置的第一金属层、铁电材料层、第二金属层、栅介质层以及栅导体层(未示出)。例如，铁电材料可以包括氧化铪如HfO₂、氧化锆如ZrO₂、氧化钽如TaO₂、氧化铪锆Hf_xZr_l-_xO₂(其中x取值为0-1的范围)如Hf_0.5Zr_0.5O₂、氧化铪钽Hf_xTa_l-xO₂(其中x取值为0-1的范围)如Hf_0.5Ta_0.5O₂、含Si的HfO₂、含Al的HfO₂、BaTiO₃、KH₂PO₄或SBTi，第一金属层和第二金属层各自均可以包括TiN。这种情况下，可以经由加工孔依次形成第一金属层、铁电材料层、第二金属层、栅介质层，这些层可以形成得较薄，可以大致共形地形成。另外，可以经由加工孔形成栅导体层，该层可以形成得较厚，以便填满堆叠内的空隙。

加工孔同样被栅堆叠所填充。为了进一步操作，如图9(a)和9(b)所示，可以清空加工孔。具体地，可以依次选择性刻蚀如RIE栅导体层1025、第二栅介质层1023、浮栅层或电荷捕获层1021和第一栅介质层1019。由于硬掩模1015的存在，加工孔中的栅堆叠被去除，而其余位置处特别是存储单元区中的栅堆叠得以保留。

接下来，可以分离各存储单元的源/漏部。如图10(a)和10(b)所示，可以经由加工孔，(相对于沟道层以及栅堆叠)选择性刻蚀源/漏层1003、1007、1011。也可以参考图19(a)。如图19(a)中的箭头所示，刻蚀将从各加工孔向着四周进行。不考虑方向性(即，认为刻蚀是各向同性的)，那么在任一时刻，刻蚀所达到的范围是以加工孔为中心的圆形，如图中的虚线圈所示。该刻蚀范围的大小(即，圆的半径)可以通过刻蚀量(例如，刻蚀时间)来控制。通过控制刻蚀量，可以使各个加工孔的刻蚀范围限定位于加工孔之间的岛状残留。另外，在接触区上，加工孔的密度较大，从而源/漏层位于接触区的部分可以被实质上完全去除。

当然，为了更好地控制对源/漏层的刻蚀，可以有类似地向源/漏层中驱入掺杂剂。例如，可以在图9(a)和9(b)所述的结构中，在加工孔的侧壁上形成掺杂剂源层，并通过退火来向源/漏层中驱入掺杂剂。掺杂剂的类似可以与源/漏层的掺杂类型相同。例如，对于n型器件，可以使用n型掺杂剂如As或P，浓度可以为约0.01％-5％；对于p型器件，可以使用p型掺杂剂如B，浓度可以为约0.01％-5％。之后，可以去除掺杂剂源层。掺杂剂的驱入可以在源/漏层中形成如以上结合图19(a)和19(b)所述的掺杂分布，从而有助于在源/漏层中形成隔离的岛状部。当然，掺杂剂也可以进入沟道层1005、1009中。可以控制掺杂剂的浓度和扩散量，使得不会改变沟道层1005、1009的掺杂极性。

于是，在各源/漏层1003、1007、1011中，留下一些分离的岛状部，它们随后充当存储单元的单元源/漏部。如上所述，这些岛状部的位置由加工孔的位置确定，因此它们的位置与单元沟道部的位置基本上一致。也即，单元源/漏部与单元沟道部在竖直方向上基本对准。另外，对源/漏层1003、1007、1011的刻蚀量可以相对较少，从而单元沟道部相对于相应的单元源/漏部在横向上凹入。

对于p型器件，在RIE之后，由于SiGe在没有应变的情况下的晶格常数大于Si在没有应变的情况下的晶格常数，在Si中产生应变，此应变会使Si的空穴迁移率大于其在没有应变的情况下的空穴迁移率，或Si的轻空穴的有效质量小于其在没有应变的情况下的轻空穴的有效质量，或Si的轻空穴的浓度大于其在没有应变的情况下的轻空穴的浓度，进而使p型器件的开态电流增加并因此增强了p型器件的性能。备选地，对于n型器件，在RIE之后，由于Si：C在没有应变的情况下的晶格常数小于Si在没有应变的情况下的晶格常数，在Si中产生应变，此应变会使Si的电子迁移率大于其在没有应变的情况下的电子迁移率，或Si的电子的有效质量小于其在没有应变的情况下的电子的有效质量，进而使n型器件的开态电流增加并以此增强了n型器件的性能。

另外，如果选用SiGe作为沟道层材料而用Si作为源/漏层材料，此选择即可以增加p型器件的开态电流，又可以减小p型器件的关态电流，从而增强了p型器件的性能。原因在于Si的禁带宽度大于SiGe的禁带宽度，而SiGe中空穴迁移率大于Si的空穴迁移率。

如图10(b)中所示，各源/漏层和沟道层中竖直方向上对准的岛状部构成了一系列柱状有源区(1003/1005/1007/1009/1011)，这些柱状有源区形成如图19(b)中“×”所示的阵列。绕各柱状有源区，形成了多层存储栅堆叠(1019/1021/1023/1025)。如上所述，各层存储栅堆叠自对准于相应的沟道层1005、1009。

因此，在存储单元区中，形成了存储单元的竖直串，每一存储单元包括依次叠置的单元源/漏部、单元沟道部和单元源/漏部。由于相邻的存储单元之间共享单元源/漏部，所以每一串存储单元彼此串联连接在一起。

这样，完成了存储单元区中存储单元的制造。但是，此时，加工孔中的空间是浪费的。为了避免这种浪费，根据本公开的实施例，还可以在加工孔中形成额外的存储单元。例如，这可以如下进行。

由于当前堆叠内仍存在大量空隙，如图10(a)和10(b)所示，可以向其中填充电介质材料，以实现结构支撑和所需的电隔离。例如，如图11(a)和11(b)所示，可以经由加工孔，向堆叠内的空隙中填充电介质材料，以形成层间电介质层1027。例如，可以通过ALD等工艺，来淀积氧化物。在此，层间电介质层1027优选地超出硬掩模1015的顶面，并可以对其进行平坦化处理如化学机械抛光(CMP)。

加工孔同样被层间电介质层1027所填充。为了在加工孔中制作额外的存储单元，可以清空加工孔。另外，希望在存储单元区中形成额外的存储单元，而并不在接触区中形成存储单元，所以可以只清空存储单元区中的加工孔。为此，如图12(a)、12(b)和12(c)(图12(a)是沿图12(c)中AA′线的截面图，图12(b)是沿图12(c)中BB′线的截面图，图12(c)是俯视图)所示，可以利用光刻胶1101遮蔽接触区(特别是其中的加工孔)，而露出存储单元区。然后，可以选择性刻蚀如RIE层间电介质层1027。于是，露出了加工孔。之后，可以去除光刻胶1101。

然后，如图13(a)和13(b)(图13(a)是沿图13(b)中AA′线的截面图，图13(b)是俯视图)所示，可以在加工孔中形成垂直型的额外存储单元。例如，可以绕加工孔的侧壁依次形成额外的第一栅介质层1103、额外的电荷捕获层1105和额外的第二栅介质层1107。这些层在加工孔的侧壁上延伸，例如可以按照侧墙(spacer)工艺来形成。例如，额外的第一栅介质层1103可以包括高K栅介质如HfO₂，厚度为约1-10nm；额外的电荷捕获层1105可以包括电荷捕获材料如氮化物，厚度为约1-20nm；额外的第二栅介质层1107包括高K栅介质如HfO₂，厚度为约1-10nm。如图13(b)中的俯视图所示，这些层可以(绕随后形成的有源半导体层1109)形成为同心环结构。然后，可以将加工孔中的剩余空间中填充有源半导体层1109。例如，可以向加工孔中沉积多晶硅，沉积的量应填满加工孔，并有超出。在沉积同时，可以对多晶硅进行原位掺杂，掺杂浓度例如为约1E17-1E19cm^-3。然后，可以对填充的多晶硅进行平坦化处理如CMP，CMP可以停止于氮化物层1015。于是，在加工孔中形成了有源半导体层1109。

在此，有源半导体层1109是实心的。但是，本公开不限于此。例如，为了更好的抑制短沟道效应，提高器件的性能，可以在额外的第二栅介质层1107上形成有源半导体薄层空心结构(未示出)，有源半导体薄层厚度为例如约10-20nm。之后可用电介质材料如氧化物或氮化物填满空心结构。

栅导体层1025经由额外的第二栅介质层1107、额外的电荷捕获层1105和额外的第一栅介质层1103，可以在有源半导体层1109中限定沟道区，如图中的虚线框所示。而在沟道区的两侧(例如，与层间电介质层1027即原本的源/漏层相对应的位置)，可以形成源/漏区。于是，沟道区和其上下两侧的源/漏区形成了额外的存储单元，如图13(a)中的虚线圈所示。由于衬底上叠置了多层栅导体层1025，因此，在竖直延伸的有源半导体层1109中相应地导致了多个叠置的额外存储单元，它们各自的有源区是一体延伸的，从而彼此串接在一起。

如图13(a)和13(b)所示，由于半导体层1109形成了一系列柱状有源区，这些柱状有源区形成如图19(b)中“·”所示的阵列。绕各柱状有源区，形成了多层存储栅堆叠(1107/1105/1103/1025；在此，存储栅堆叠的层由栅导体层1025来限定，尽管1107/1105/1103绕柱状有源区1109的表面一体延伸)。

备选地，额外存储单元的存储栅堆叠也可以包括铁电材料。例如，栅堆叠可以包括依次叠置的第一金属层、铁电材料层、第二金属层、栅介质层以及栅导体层(未示出)。例如，铁电材料可以包括氧化铪如HfO₂、氧化锆如ZrO₂、氧化钽如TaO₂、氧化铪锆Hf_xZr_1-xO₂(其中x取值为0-1的范围)如Hf_0.5Zr_0.5O₂、氧化铪钽Hf_xTa_1-xO₂(其中x取值为0-1的范围)如Hf_0.5Ta_0.5O₂、含Si的HfO₂、含Al的HfO₂、BaTiO₃、KH₂PO₄或SBTi，第一金属层和第二金属层各自均可以包括TiN。这种情况下，可以在加工孔的侧壁上依次形成栅介质层、第二金属层、铁电材料层和第一金属层，例如形成为侧墙的形式。另外，可以在这些层所围绕的空间中填充有源半导体层如多晶硅。

这样，就完成了存储单元区中存储单元的制造。随后，可以制造各种电接触部以实现所需的电连接。

另外，如果如上所述在接触区中形成了用于结构支撑的沟道层岛状部，那么可以去除这些沟道层岛状部，以降低电容或栅之间可能的泄漏。例如，可以清空接触区中的加工孔，并经由加工孔去除隔离层，然后再去除沟道层岛状部。随后，再经由加工孔填充电介质材料以完成隔离层。

为了保护存储单元，特别是在加工孔中形成的额外存储单元(因为其上端当前暴露于外)，如图14(a)和14(b)(分别是沿图13(b)中AA′线和BB′线的截面)所示，可以在图13(a)和13(b)所示的结构上形成保护层1111。例如，可以淀积厚度为约5-150nm的氮化物，形成该保护层1111。

接下来，可以在层间电介质层1027中形成电接触部。对于三维阵列，本领域存在多种方式来制作互连。例如，可以将接触区中的栅堆叠构图为阶梯状，以便形成到各层栅堆叠的电接触部。以下描述一个具体示例。

例如，如图15(a)和15(b)所示，例如利用光刻胶(未示出)，选择性刻蚀如RIE最上层的栅导体层1025之上的各材料层。然后，如图16(a)和16(b)所示，修整光刻胶，使其向着存储单元区回缩，并选择性刻蚀如RIE最上层的栅导体层1025之上的各材料层。接着，如图17(a)和17(b)所示，进一步修整光刻胶，使其向着存储单元区进一步回缩，并选择性刻蚀如RIE最上层的栅导体层1025之上的各材料层。这样，就将栅导体层形成为阶梯形。本领域技术人员知道多种技术来将上下叠置的多层在边缘处形成为阶梯形，在此不详细描述。

如图18(a)和18(b)所示，可以淀积电介质材料(例如，与层间电介质层1027的材料相同)，从而与剩余的层间电介质层1027一起构成层间电介质层1029。在层间电介质层1029中，可以形成到公共地电势面1001w(且因此到所有的最下层存储单元的源/漏区)的电接触部1031-1、1131-1，到各层栅导体1025的电接触部1031-2、1031-3、1131-2、1131-3，以及到各最上层存储单元的源/漏区的电接触部1031-4、1031-5、1131-4、1131-5、1131-6。这种电接触部可以通过在层间电介质层中形成接触孔、并在其中填充导电材料如W来制作。

于是，得到了根据该实施例的存储器件。如图18(a)和18(b)所示，该存储器件可以包括多个存储单元层(在该示例中，仅示出了两层)，每个存储单元层包括第一存储单元的第一阵列和第二存储单元的第二阵列。如以上结合图19(a)和19(b)所示，第一阵列和第二阵列可以彼此嵌套。

如图18(b)中所示，每一第一存储单元包括单元源/漏部、单元沟道部、单元源/漏部的叠层。第一存储单元在竖直方向上连接成串，在上端连接到相应的电接触部，在下端连接到公共地电势平面。每一层中的第一存储单元各自的栅堆叠是一体的。

如图18(a)中所示，每一第二存储单元包括由相应的栅导体1015在有源半导体层1019中限定的沟道区以及位于沟道区两侧的源/漏区。沿竖直方向延伸的同一有源半导体层1019中各第二存储单元在竖直方向上连接成串，在上端连接到相应的电接触部，在下端连接到公共地电势平面。每一层中的第二存储单元的栅导体由该层中第一存储单元的栅导体来提供。

通过到栅导体的电接触部，可以选择某一存储单元层。另外，通过源/漏接触部，可以选择某一存储单元串。

在此，两种存储单元的栅堆叠可以是相同类型或不同类型。例如，第一存储单元的栅堆叠可以是浮栅或电荷俘获型，第二存储单元的栅堆叠可以是电荷俘获型；第一存储单元的栅堆叠可以是浮栅或电荷俘获型，第二存储单元的栅堆叠可以是铁电型；第一存储单元的栅堆叠可以是铁电型，第二存储单元的栅堆叠可以是电荷俘获型；或者第一存储单元和第二存储单元的栅堆叠均可以是铁电型。

在该示例中，针对最上层的每个存储单元的源/漏区，均形成电接触部。由于存储单元的密度较大，故而这种源/漏接触部的密度较大。根据另一实施例，可以形成与最下层的存储单元的源/漏区电连接的按行(或列)排列的电极，且形成与最上层的存储单元的源/漏区电连接的按列(或行)排列的电极。这样，通过上侧的电极和下侧的电极(彼此交叉形成与存储单元阵列相对应的阵列)，可以选择相应的存储单元串。

图20(a)～22示出了根据本公开另一实施例的制造存储器件的流程中部分阶段的示意图。以下，将主要描述该实施例与上述实施例的不同之处。

在以上结合图12(a)、12(b)和12(c)所述清空存储单元区中的加工孔之后，如图20(a)和20(b)所示，可以经由加工孔，分别选择性回蚀第一栅介质层1019、浮栅层或电荷捕获层1021、第二栅介质层1023，以使它们相对横向凹入。然后，如图21所示，可以在凹入中填充栅导体材料1203。栅导体材料1203可以与栅导体层1025是相同的材料。这种填充例如可以通过淀积然后回蚀来实现。

接下来，可以如上所述在加工孔中形成额外的存储单元，如图22所示。在该示例中，栅导体层1025与栅导体材料1203可以彼此接触，从而一起构成第二存储单元的栅导体，该栅导体经由额外的第二栅介质层1107、额外的电荷捕获层1105和额外的第一栅介质层1103，可以在有源半导体层1109中限定沟道区，如图中的虚线框所示。相比于上述实施例，加大了第二存储单元的栅宽。

图23(a)～29(b)示出了根据本公开另一实施例的制造存储器件的流程中部分阶段的示意图。

在以上结合图8(a)和8(b)所述的形成用于第一存储单元的存储栅堆叠的过程中，代替形成栅导体层1025，而是形成牺牲栅导体层1025′，例如多晶硅(例如，非掺杂多晶硅)。随后，可以按照以上描述的相同工艺进行。在经历以上结合图12(a)、12(b)和12(c)所述清空存储单元区中加工孔的操作之后，如图23(a)和23(b)所示，在存储单元区中露出加工孔。此时，在加工孔中露出牺牲栅导体层1025′的侧壁。之后，可以去除光刻胶1101。

然后，如图24(a)和24(b)所示，可以经由加工孔，例如通过选择性刻蚀，回蚀牺牲栅导体层1025′，使其相对横向凹入。接着，可以分别选择性刻蚀第二栅介质层1023、浮栅层或电荷捕获层1021、第一栅介质层1019。由于回蚀后牺牲栅导体层1025′的存在，第二栅介质层1023、浮栅层或电荷捕获层1021、第一栅介质层1019可以相对横向凹入大致相同的程度。

随后，如图25(a)和25(b)所示，可以经由加工孔，在凹入中填充牺牲栅导体层的材料，因此在此将其与牺牲栅导体层一体示出为1025′(以虚线示意性示出了它们的边界)。这种填充例如可以通过淀积然后回蚀来实现。

接下来，可以如上所述在加工孔中形成额外的存储单元，如图26(a)和26(b)所示。图26(a)和26(b)所示的结构与图22中所示的结构基本上相同，除了牺牲栅导体层1025′取代了栅导体层1025之外。

然后，可以进行替代栅工艺，利用最终的栅导体层来代替牺牲栅导体层。

为了去除牺牲栅导体层1025′，需要到达各牺牲栅导体层1025′的加工通道。为此，例如如图27(a)和27(b)所示，可以在有源区之外的部分中，优选地，在存储单元区的边缘处如存储单元区与接触区之间的边界处，形成贯穿各用于第一存储单元的存储栅堆叠的沟槽。例如，这可以通过光刻来实现。在此之前，为了保护存储单元，特别是在加工孔中形成的额外存储单元(因为其上端当前暴露于外)，可以先形成保护层1111，如以上结合图14(a)和14(b)所述。

接着，如图28(a)和28(b)所示，可以经由上述沟槽，选择性刻蚀牺牲栅导体层1025′，以去除牺牲栅导体层1025′。在由于牺牲栅导体层1025′而留下的空间中，可以经由上述沟槽，填充最终的栅导体层1025″，例如金属栅导体如W。例如，这可以通过淀积如ALD或CVD，向由于牺牲栅导体层1025′而留下的空间中填充W，淀积的W足够多，从而填满所述空间以及沟槽。之后，可以对淀积的W进行平坦化处理如CMP，CMP可以停止于保护层1111。在淀积金属栅导体层之前，还可淀积薄的阻挡层如TiN(未示出)。

在该示例中，栅导体层1025″栅导体经由额外的第二栅介质层1107、额外的电荷捕获层1105和额外的第一栅介质层1103，可以在有源半导体层1109中限定沟道区，如图28(a)中的虚线框所示。相比于上述实施例，加大了第二存储单元的栅宽。第一存储单元的情况与上述实施例中相同，如图28(b)所示。

之后，如图29(a)和29(b)所示，可以去除沟槽中填充的栅导体层，以便使得各层栅导体层之间断开。这可以通过对栅导体层进行选择性刻蚀如RIE，RIE可以在竖直方向上进行。这种RIE将上述沟槽中的栅导体层去除，从而使得各栅导体层之间断开。另外，可以经由上述沟槽，对栅导体层1025″(以及阻挡层，如果存在的话)进行进一步回蚀，以确保各层栅导体层之间能够完全断开。之后，可以在空隙(例如，上述沟槽以及栅导体层1025″回蚀而释放的空间)中填充电介质层1027′如氧化物。

之后，可以如上所述来形成接触部，在此不再赘述。

在以上实施例中，第二存储栅堆叠(除了栅导体之外)被示出为在加工孔的侧壁上连续延伸。但是，本公开不限于此，例如，可以将其形成为彼此分离的多层，各层与相应层的第一存储栅堆叠相对应，特别是在第二存储栅堆叠包括铁电材料或者浮栅层的情况下。

图30(a)～35(b)示出了根据本公开另一实施例的制造存储器件的流程中部分阶段的示意图。以下，将主要描述该实施例与上述实施例的不同之处。

在以上结合图10(a)和10(b)所述分离各第一存储单元的源/漏部之后，可以经由就加工孔在堆叠内空隙的表面上形成一保护层1051，如图30(a)和30(b)所示。例如，可以淀积一薄层氮化物，厚度为约约1-5nm。该保护层1051可以在后继对第二存储单元的栅堆叠进行处理时保护第一存储单元的栅堆叠。之后，如以上结合图11(a)和11(b)所述，可以经由加工孔，向堆叠内的空隙中填充电介质材料，以形成层间电介质层1027。

如以上结合图12(a)、12(b)和12(c)所述，可以清空存储单元区中的加工孔。在此，如图31(a)和31(b)所示，在利用掩模1101选择性刻蚀如RIE层间电介质层1027从而露出加工孔之后，可以进一步选择性刻蚀如RIE保护层1051。这样，保护层1051在(存储单元区中的)加工孔的侧壁上延伸的部分可被去除，而其余部分由于被遮挡从而可以保留。特别是，如图31(b)所示，第一存储单元的栅堆叠(1019/1021/1023)被保护层1051所覆盖。之后，可以去除光刻胶1101。

然后，如图32(a)和32(b)所示，可以在加工孔中形成垂直型的额外存储单元。形成额外存储单元的操作与以上结合图13(a)和13(b)描述的操作基本上相同。但是，在该示例中，形成了不同的栅堆叠。例如，可以绕加工孔的侧壁依次形成栅介质层1503、第一金属层1505、铁电材料层1507和第二金属层1509。例如，栅介质层1503可以包括高K栅介质，厚度为约1-10nm；第一金属层1505可以包括TiN，厚度为约1-10nm；铁电材料层1507可以包括Hf_1-xZr_xO₂，厚度为约1-20nm；第二金属层1509可以包括TiN，厚度为约1-10nm。另外，加工孔中填充的有源半导体层1109可以包括多晶硅，掺杂浓度为约1E16-1E19cm^-3。

在此，如图32(a)所示，一体延伸的金属层1505、1509可能造成电性能上的问题。为此，可以将它们彼此分离。

为了能够对用于额外存储单元的栅堆叠进行处理，类似以上结合图图27(a)和27(b)所示，可以在有源区之外的部分中，优选地，在存储单元区的边缘处如存储单元区与接触区之间的边界处，形成能够使堆叠中各层间电介质层1027的侧壁露出的沟槽，以用作加工通道。然后，可以经由该沟槽，选择性刻蚀(例如，各向同性刻蚀)层间电介质层1027，以去除层间电介质层1027，如图33(a)和33(b)所示。在此，保护层1051可以保护大部分的材料层。此外，如图33(a)所示，在各第一存储栅堆叠之间，露出了第二存储栅堆叠。

于是，如图34所示，可以经由该沟槽，选择性刻蚀栅介质层1503、第一金属层1505、铁电材料层1507和第二金属层1509。这样，第二栅堆叠可以分离为与各层第一栅堆叠相对应的多层。由于保护层1051的存在，刻蚀可以不影响第一栅堆叠。

然后，如图35(a)和35(b)所示，可以经由该沟槽，向堆叠内的空隙中填充电介质材料，以实现结构支撑和所需的电隔离。对此，可以参见以上结合图11(a)和11(b)所述。

随后的操作可以与上述实施例相同，在此不再赘述。

另外，根据本公开的实施例，还可以在第一柱状有源区和/或第二柱状有源区的最上端和/或最下端增加选择晶体管，在此不再赘述。这种选择晶体管也可以是竖直型器件。

根据本公开实施例的存储器件可以应用于各种电子设备。例如，存储器件可以存储电子设备操作所需的各种程序、应用和数据。电子设备还可以包括与存储器件相配合的处理器。例如，处理器可以通过允许存储器件中存储的程序来操作电子设备。这种电子设备例如智能电话、计算机、平板电脑(PC)、可穿戴智能设备、移动电源等。

在以上的描述中，对于各层的构图、刻蚀等技术细节并没有做出详细的说明。但是本领域技术人员应当理解，可以通过各种技术手段，来形成所需形状的层、区域等。另外，为了形成同一结构，本领域技术人员还可以设计出与以上描述的方法并不完全相同的方法。另外，尽管在以上分别描述了各实施例，但是这并不意味着各个实施例中的措施不能有利地结合使用。

以上对本公开的实施例进行了描述。但是，这些实施例仅仅是为了说明的目的，而并非为了限制本公开的范围。本公开的范围由所附权利要求及其等价物限定。不脱离本公开的范围，本领域技术人员可以做出多种替代和修改，这些替代和修改都应落在本公开的范围之内。