用于制造功率半导体模块的方法与流程

本发明涉及一种功率半导体模块。功率半导体模块的电接触部由于模块连接端所需的载流能力而设计得花费非常高。

技术实现要素：

本发明的目的在于，提供一种用于制造功率半导体模块的方法，所述功率半导体模块具有电连接接触部，所述电连接接触部具有高载流能力，并且所述电连接接触部可以简单地制造。该目的通过根据本发明所述的用于制造功率半导体模块的方法实现。本发明的构型和扩展方案是从属权利要求的内容。

为了制造功率半导体模块，将电路载体与半导体芯片和导电的接触元件装配。在装配之后将半导体芯片和接触元件嵌入到介电的填料中，并且使接触元件暴露。此外产生导电的基层，所述基层与暴露的接触元件电接触，并且所述基层位于填料和暴露的接触元件上。借助于导电的连接层将预制的金属箔施加到基层上。

附图说明

下面根据实施例参考附图说明本发明。附图中的图示不是按比例的。附图中：

图1至5示出用于制造功率半导体模块的方法的不同步骤，所述功率半导体模块具有预制的具有高载流能力的金属箔。

图6示出共同结构化出预制的金属箔和位于其下方的导体层的方法。

图7和8示出结构化出预制的金属箔并且将其用作掩膜以便结构化出位于所述金属箔下方的导体层的方法的不同步骤。

图9示出将接触元件设计为键合线的方法，所述键合线在暴露时被中断。

图10示出将接触元件设计为柱或小块的方法。

图11示出具有设计为导线框架的电路载体的半导体模块的示例。

具体实施方式

图1示出电路载体2的横截面，所述电路载体装配有一个或多个半导体芯片1以及一个或多个导电的接触元件3。接触元件3仅仅示例性地表示为键合线。

电路载体2具有介电的绝缘载体20，所述绝缘载体设计为平的薄板，并且所述绝缘载体具有上部主面以及与上部主面相对的下部主面。上部金属化层21被施加到绝缘载体20的上部主面上，所述上部金属化层可选地可以被结构化为印制导线和/或印制导面。此外，将可选的下部金属化层22施加到绝缘载体20的下部主面上，所述下部金属化层是未经结构化的，然而替代地也可以是经结构化的。上部金属化层21的背对绝缘载体20的侧面形成电路载体2的上侧2t。如果存在下部金属化层22，则所述下部金属化层的背对绝缘载体20的侧面形成电路载体2的下侧2b。

金属化层21和22与绝缘载体20固定地并且材料锁合地连接。上部金属化层21特别是可以通过其正对绝缘载体20的整个侧面固定地并且材料锁合地与绝缘载体20连接。相应地，下部金属化层22也可以通过其正对绝缘载体20的整个侧面固定地并且材料锁合地与绝缘载体20连接。

绝缘载体20是电绝缘的。所述绝缘载体可以例如具有陶瓷或者由陶瓷构成。适合的陶瓷例如是氮化铝(AlN)、氧化铝(Al2O3)、氮化硅(Si3N4)、碳化硅(SiC)或氧化铍(BeO)或者其他介电陶瓷。上部金属化层21和下部金属化层22可以例如由铜、铜合金、铝或铝合金构成。然而同样可以使用其他良好导电的金属以及合金。

根据一个示例，电路载体2可以是DCB基底(DCB＝direct copper bonded，直接键合铜)，其中，通过将表面氧化的预制的铜箔通过DCB工艺与例如由氧化铝构成的陶瓷绝缘载体20连接来制造上部金属化层21和(如果存在的)下部金属化层22。

半导体芯片1可以例如是二极管或者可控的半导体开关例如IGBT(Insulated Gate Bipolar Transistor，绝缘栅双极型晶体管)、MOSFET(Metal Oxide Semiconductor Field Effect Transistor，金属氧化物半导体场效应晶体管)、JEFT(Junction Field Effect Transistor，结型场效应晶体管)、晶闸管或HEMT(High Electron Mobility Transistor，高电子迁移率晶体管)。这种半导体芯片1可以是所谓的垂直元器件，所述垂直元器件在其正对电路载体2的下侧上具有下部芯片金属化层12，所述垂直元器件在其背对电路载体2的上侧上具有上部芯片金属化层11，并且所述垂直元器件在其下部芯片金属化层12上例如借助于例如通过钎焊、烧结或者导电粘接或电绝缘粘接所产生的连接层导电地与上部金属化层21连接。由此，在上部芯片金属化层11和下部芯片金属化层12之间流动的载荷电流也可以流过上部金属化层21。在钎焊的情况中使用焊料，在烧结情况中使用金属粉末(例如贵金属粉末，例如银粉)，或者在粘接情况中使用粘合材料。在本发明的意义中，芯片金属化层、例如上部和下部芯片金属化层11、12是预制的半导体芯片1的组成部分。这意味着，在将电路载体2与所述半导体芯片1装配之前，芯片金属化层已经是半导体芯片1的组成部分。在半导体芯片1还处于具有与半导体芯片1相同的半导体芯片的晶片复合体中期间，也就是说，在晶片工艺化期间，就可以将这种芯片金属化层施加到半导体芯片1的半导体本体10上。

半导体芯片1的半导体本体10具有一种任意的半导体基本材料(例如硅、碳化硅、砷化镓、镓化铝或者任意其他使用在电子部件中的半导体材料)，所述半导体基本材料包含一个或多个p掺杂和/或n掺杂的半导体区。上部芯片金属化层11和下部芯片金属化层12被施加到半导体本体10的彼此相对的侧面上。

上部芯片金属化层11和下部芯片金属化层12根据相关的半导体芯片1的类型可以是漏极和源极、源极和漏极、发射极和集电极、集电极和发射极、阳极和阴极或者阴极和阳极。如果半导体芯片1是可控的半导体元件，则所述半导体芯片还具有在附图中未示出的控制连接端(即栅极连接端或基极连接端)。

如图1中所示地，每个接触元件3具有一个区段31，所述区段在将电路载体2与接触元件3装配之后并且在以下描述的将半导体芯片1和接触元件3嵌入到填料4中之前具有与电路载体2大于1mm的间距d31。

在本发明的意义中，当接触元件3固定地并且材料锁合地与电路载体2连接时，将电路载体2与接触元件3装配。当半导体芯片1首先例如在其上部芯片金属化层11上设置有接触元件3并且电路载体2才接着与由半导体芯片1和接触元件3构成的复合体固定地并且材料锁合地连接时，电路载体2例如接着也与接触元件3装配。也就是说，当电路载体2和接触元件3之间的连接仅仅间接地(在所述的示例中通过半导体芯片1)实现时，电路载体2也接着与接触元件3装配。当然，接触元件3也可以与电路载体2(例如与所述电路载体的上部金属化层21，或者当电路载体2设计为导线框架时，与导线框架)持续地导电连接，而不间接地通过半导体芯片1实现所述连接。

如同此外结果在图2中所示的那样，一个或多个半导体芯片1以及一个或多个接触元件3在将其与电路载体2装配之后被嵌入到填料4中。为了嵌入，填料4首先完全或部分地呈液态的或膏状的形式存在并且接着被硬化。

聚合物可以用作填料4，或者所述填料可以具有聚合物。填料4可以例如具有一个基体(Matrix)(例如聚合物)，将填充材料嵌入到所述基体中，所述填充材料是良好导热的，并且所述填充材料具有线性热膨胀系数，该线性热膨胀系数明显小于基体的线性热膨胀系数。因此可以实现，硬化后的填料4所具有的线性热膨胀系数与半导体芯片1的线性热膨胀系数没有使得当半导体模块遭受较大的温度波动时半导体芯片1具有断裂危险如此大程度的区别。硬化后的填料4可以例如具有小于9ppm/K的线性热膨胀系数。例如环氧树脂适合作为聚合物。

如果填料4具有填充材料，则所述填充材料可以例如由粉末状的和/或颗粒状的和/或纤维状的材料构成。例如陶瓷如氧化铝、氮化铝、堇青石和/或玻璃适合作为粉末状的或颗粒状的材料。例如玻璃纤维适合作为纤维状的材料。

在嵌入之后，一个、多个或所有的接触元件3可以完全由填料4覆盖，或者一个、多个或所有的接触元件3可以仅仅部分地由填料4覆盖。如果接触元件3仅仅部分地由填料4覆盖，则所述接触元件3的区段30可以在填料4的背对电路载体2的侧面上微小地从所述侧面突出。所述微小的突出例如可以通过所谓的膜辅助成型(Film-Assisted Molding)方法实现。在此，注塑模的内侧铺上薄膜，将区段30压入到薄膜中，从而区段30在随后以填料4浇注或压力注塑包封时保持露出。如果所述区段30位于设计为键合线的接触元件3的回路(英语：Loop)的区域中，则所述方法这样调整，最大使得相关的区段30以相关的键合线的直径的一半从填料4突出。

例如注射成型(英语：Injection Molding)、挤压成型(英语：Compression Molding)、液态成型、浇注成型、真空浇注成型或层压成型适合作为用于将一个或多个半导体芯片1和一个或多个接触元件3嵌入到填料4中的方法。在液态成型中，成型料以液态形式用于要浇注成型的构件上。模子接着被封闭。在此，整个模子由成型料填满，并且填料在温度下硬化。也就是说，所述填料不是被注入到封闭的模子中，而是在封闭之前被分配到敞开的模子中。然而，层压成型不适合与设计为键合线的接触元件3连接。

在本发明的所有构型中，填料4可选地在嵌入到一个或多个半导体芯片1和一个或多个接触元件3之后并且必要时在填料4硬化之后直到达到电路载体2上和/或直到达到所述一个或多个半导体芯片1上和/或直到达到所述一个或多个接触元件3上。

如同此外结果在图3中所示的那样，已嵌入的一个或多个接触元件3例如在填料4的背对电路载体2的侧面上被暴露。所述暴露原则上可以通过任意的技术、例如铣削、磨削、激光加工来实现。在此，不同的技术也可以任意地组合。在暴露之后，填料4和嵌入到所述填料中的一个或多个接触元件3的复合体在其背对电路载体2的侧面上可以具有平的表面40。

通过所述暴露，接触元件3和填料4分别具有一个平的表面区段3e或4e，所述表面区段布置在平面E-E中。

所述暴露可选地可以实现为，在设计为键合线的接触元件3的情况下(所述键合线形成键合回路)最大去除键合线的直径的一半，从而使键合线不被切断。替换地，这种键合线然而也可以被切断，这在下文参考图9来说明。

如同结果在图4中所示的那样，在暴露之后产生导电的基层5，所述基层与暴露的一个或多个接触元件3电接触，并且所述基层位于填料4和暴露的一个或多个接触元件3上。

可选地，填料4可以在使所述一个或多个接触元件3暴露之后并且在产生基层5之前，在基层5随后在填料4上所位于的位置处(例如在表面40上)经受等离子处理，以便改善基层5在填料4上的附着。

基层5的产生包括导电的籽晶层51(也称为胚层)的产生，所述籽晶层直接位于填料4上。籽晶层51的产生可以例如通过无电流的沉积和/或溅射实现。籽晶层51由下述材料中的恰好一种或者两种或更多种构成：钛(Ti)、钨化钛(TiW)、铜(Cu)、钯(Pd)、镍(Ni)。

制成的籽晶层51的层厚度D51原则上可以任意地选择。层厚度D51可以例如选择为小于或等于5μm。

可选地，基层5的产生包括在之前产生的籽晶层51上产生导电的强化层52。强化层52可以例如通过电镀沉积制造。在此，之前产生的籽晶层51可以用作用于电镀沉积工艺的电极。制成的强化层52的层厚度D52可以原则上任意地选择。为了实现经济的制造，有利的可以是，将层厚度D52不选择得过大，例如不大于100μm。此外为了达到籽晶层51足够的机械强度，有利的可以是，将层厚度D52不选择得过小。层厚度D52可以例如选择为，基层5的层厚度D5处于5μm至50μm的范围内。强化层52的层厚度D52可以例如选择为在15μm至100μm的范围内。

良好导电的材料例如铜适合作为用于所产生的强化层52的材料，也就是说，制成的强化层52可以具有铜或者由铜构成。

如同所示的那样，基层5可选地由籽晶层51和强化层52构成。这意味着，强化层52直接邻接于籽晶层51。

籽晶层51能够可选地由恰好一种材料或一种均匀的混合材料构成。与此无关地，如果设置有强化层52，则强化层52可以设置为，其可选地由恰好一种材料或一种均匀的混合材料构成。

如同此外结果在图5中所示的那样，将预制的金属箔7施加到基层5上，所述金属箔借助于导电的连接层6材料锁合地与基层5连接。金属箔7具有高载流能力，并且由此能够用于引导半导体模块的大电流。因此，金属箔7在施加之前和之后可以具有至少100μm的层厚度D7。层厚度D7可以例如处于100μm至400μm的范围内。

例如铜或铝适合作为用于金属箔7的材料，也就是说，金属箔7可以由铜或铝构成，或者所述金属箔可以具有铜和/或铝。

连接层6可以例如设计为钎焊层、特别是扩散钎焊层，或设计为烧结层或粘接层。在施加金属箔7之后，连接层6不仅直接邻接于基层5而且直接邻接于金属箔7。

(具有籽晶层51和可选地具有强化层52的)基层5、连接层6和金属箔7共同形成半导体模块的金属化层9，所述金属化层在需求下可以结构化成印制导线和/或电接触部。如同在图5中所示的那样，籽晶层51、强化层52(如果存在)、连接层6和金属箔7(即整个模块金属化层9)可以设计为未经结构化的层，并且接着整体被结构化。

整体的结构化可以例如借助于在使用(例如光刻地)经结构化的蚀刻掩膜8的情况下对籽晶层51、强化层52(如果存在)、连接层6和金属箔7进行的掩膜式蚀刻来实现，正如其在图6中在结束蚀刻工艺之后所示的那样。然后，可以再将蚀刻掩膜8从经结构化的金属箔7去除。

根据在图7中所示的、对于根据图5的布置的替代方案，金属箔7可以预制为经结构化的金属箔7并且以经结构化的形式与强化层5连接。与根据图1至5所述的方法的唯一的区别在于，预制的金属箔7以已经结构化的形式与强化层5连接。

于是，预制的经结构化的并且与强化层5连接的金属箔7在蚀刻方法中可以用作蚀刻掩膜8，在所述蚀刻方法中，对基层5并且可选地也对连接层6进行结构化。在此可以考虑的是，稍许切除金属箔7。

如前已述地，强化层52是可选的并且由此也可以省去。为此图9示出一个示例。在此，基层5仅仅由籽晶层51构成。在此，连接层6不仅与籽晶层51而且与金属箔7直接地邻接。

正如同样在图9中所示的那样，接触元件3(例如当其设计为键合线时)在暴露时被分成两个彼此分开的区段3a、3b，所述区段中的每个区段与模块金属化层9的一个另外的区段9a或9b连接。因此，可以例如使用唯一的键合回路来电连接模块金属化层9的电隔离的不同区段9a、9b。通过足够宽地(即，比图3所示更宽地)进行所述暴露(例如对填料4和嵌入到填料中的接触元件3的切除)，可以实现将接触元件3分成彼此分开的区段3a和3b。

在至此的示例中，接触元件3示例性地表示为键合线。原则上，接触元件3可以设计为任意其他的导电元件32，例如柱或小块或焊料凸点，如同在图10中示意性地示出的那样。

替代键合或熔焊，接触元件3也可以借助于材料锁合连接、例如借助于钎焊连接、烧结连接或粘接连接导电地与上部金属化层21或上部芯片金属化层11连接。

此外，设计为键合线的接触元件3可以形成键合回路或者所谓的“Stud-Bonds，螺柱键合”，其中，键合线在一个位置上键合到上部金属化层21或上部芯片金属化层上，然后朝着远离电路载体2的方向向上牵拉并且在那里被分开。作为对此的示例，在所示的图示中示出设计为螺柱键合35的接触元件3。要指明的是，在半导体模块中可以使用不同类型的接触元件3的任意组合。接触元件3可选地也可以在多个位置(例如键合位置)与同一个上部芯片金属化层11连接，和/或当利用同一个控制信号操控控制连接端时，在制成的半导体模块的情况下可以将多个半导体芯片1的控制连接端彼此电连接。半导体芯片1的这种控制连接端可以例如是栅极芯片金属化层，所述栅极芯片金属化层布置在相关的半导体芯片1的背对电路载体2的上侧上。接触元件3同样也可以用于在制成的半导体模块中使不同的半导体芯片1的上部芯片金属化层11彼此电连接。

特别适合作为用于接触元件3的材料的是例如呈纯的铜(Cu)、铝(Al)、钼(Mo)、金(Au)形式的金属或者具有所述金属中的一种或多种的合金，或者导电的聚合物、例如导电的以Ag填充的环氧树脂。

接触元件3可以导电地钎焊或键合或熔焊或烧结或粘接到所述上部金属化层21上和/或半导体芯片的上部芯片金属化层11上。

与所示的实施例不同地，电路载体2也可以是金属的导线框架(英语：“leadframe”)，所述导线框架装配有一个或多个半导体芯片1。接触元件3也可以用于建立在导线框架或导线框架的区段与模块金属化层9之间的导电连接，其方式是，将接触元件3与导线框架导电地连接。图11示出用于具有设计为导线框架的电路载体2的半导体模块的一个示例。

如果制成的模块金属化层9应该是经结构化的，则所述模块金属化层如同所述那样首先作为封闭的未经结构化的层在填料4上产生，也就是说，籽晶层51、强化层52(如果存在)、连接层6和金属箔7首先是未经结构化的。

然而替换地，所述层51、52、6、7中的每个单个层(与所述层51、52、6、7中的其他层无关地)可以首先作为未经结构化的层被施加然后在施加下一个层之前被结构化，或者可以以已经经过结构化的形式(例如通过沉积到掩膜的开口中，该掩膜被施加到位于其下方的层51、52、6或填料4上)结构化地施加。

与金属箔7是否以经结构化的或未经结构化的形式被施加无关地，在利用连接层6使所述金属箔与基层5材料锁合地连接之后，所述金属箔形成平的层。

制成的并在需要时经结构化的模块金属化层9的区段可以用作电接触部，以便从外部与半导体模块电接触，和/或用作在不同的组成部分(例如半导体芯片1、上部金属化层21、导线框架2、半导体芯片1的负载连接端11或12、半导体芯片1的控制连接端等)之间的导电连接。此外，接触元件3也可以用于建立在模块金属化层9的起辅助发射极连接端或辅助集电极连接端功能的区段与半导体芯片1的发射极负载连接端或集电极负载连接端之间的电连接。

以上根据不同实施例说明了本发明。在此，除非另作声明，根据不同实施例说明的特征和方法步骤可以彼此任意组合。

本发明也可以结合所谓的“Fan-In Wafer Level Packages，扇入晶片级封装”使用。在此涉及以下半导体模块，其中，接触元件3仅仅布置在半导体模块的一个或多个半导体芯片1的基面的侧边界内。