一种半导体存储模块及其制作方法与流程

本发明实施例涉及半导体技术领域，尤其涉及一种半导体存储模块及其制作方法。

背景技术：

存储模块主要由两大功能部分组成：存储器件和控制器件。而大容量存储器件要么由多存储芯片组成，要么由高密度多存储单元构成单一存储芯片；控制器件由逻辑芯片构成。存储芯片和逻辑芯片的制造，因其功能不一样，难以使用所谓的系统芯片(System-on-Chip，SOC)的方式，采用同一种半导体制造技术将其制造在同一芯片里。那么，怎样有效地将这两大功能部分集成在一起，以大规模生产的方式制造出大容量，体积结构小的高端存储模块，来满足半导体技术的发展和微电子器件制造的趋势——更高性能，更小的形状系数，更低的成本，是半导体存储模块研究领域一直关心的问题。

对于存储模块的制造方法，现有技术中先把结构相似的单个存储器(或芯片)堆叠起来，形成大容量的存储器件，再与控制器件相连。至今，存储模块的技术发展基本上是沿着上述思路进行。

美国专利US2006/0055020A1(Todd O.Bolken等)在早期提出了用球栅阵列结构(Ball Grid Array，BGA)技术，先把单个的存储芯片封装起来，再把这些单个的BGA封装体，采用焊球连接，一个封装体叠在另一封装体的上面，即所谓的层叠封装(Package-on-package，POP)结构，来构建大容量存储器。为了能实现单个存储封装体的BGA堆叠互连，BGA焊球不得不分布在主封装体(内含存储芯片)的两侧，这造成整个具有BGA封装形式的存储封装体积较大。以这样的存储封装体再堆叠起来组成大容量存储器时，整个大容量存储器的体积显得庞大，如图1a、图1b所示，40为整个具有大容量存储功能和控制功能的高端存储模块结构；41在40里面，具有BGA结构的单个存储器封装；42为存储器封装体的芯片主动面；43为控制(逻辑)单元；44为封装体带球的一面；45、46分别为封装堆叠时的对准标记兼空间隔离体；48为具有BGA结构的单个存储器封装体的转接板部分，其作用是在高端存储模块里配送电源，传输信号；50是BGA焊球，作为单个存储器之间的电互连；52为基板，将高端存储模块与外界相连接。

美国专利2010/0270689A1(Hye-jin Kim等)提出了剥离单个存储芯片的封装体，直接把数个裸存储芯片和裸控制逻辑芯片一起封装在同一个封装体来组成高端存储模块的概念，如图2所示，大容量存储部分分为上下两组，每组4个存储芯片错位叠加。310、320、330、340、350、360、370和380为存储芯片；315、325、335、345、355、365、375和385为相邻存储芯片键合引线，起到芯片间电互连作用；346和356为连接上下两组存储芯片的辅助焊盘；410为控制部分(逻辑芯片)；415为相应的键合引线，在控制芯片和基板之间形成电连接。102为BGA封装体基板的下部表面；104为BGA封装体基板的上部表面上的焊盘；110为BGA封装体基板。这种高端存储模块的结构，比起图1A、图1B所示的美国专利，其体积大大缩小，制造工序变得简单。这样制造成本也大大下降。该存储模块的具体制造技术是把存储器芯片以断错式的方式一个接一个地堆叠上去，再用在引线键合一阶一阶地把各个芯片电连接在一起。采用断错式结构的目的是为了实施金属引线键合。然后把控制芯片也贴在封装体内，再施以引线键合。最后塑封整个存储模块并植球回流。因采用芯片错位堆叠，存储模块占用不小空间，而且因采用一层一层地引线键合形成电互连，再加上是分离器件封装和电测，这样不但占有额外空间，且费时，制造效率不高。但是，因其是裸芯片堆叠并采用价廉的引线键合技术，尽管以后出现了硅通孔技术，高端存储模块的制造目前仍以该技术为主。

美光的Steven K.Grouthuis团队提出了基于混合内存数据集(Hybrid Memory Cube，HMC)技术的高端存储器概念。其概念的主要设想是，存储芯片以硅通孔技术(Through Silicon Via，TSV)技术，垂直堆叠在一起，再以焊球与控制逻辑芯片电连接。最后逻辑芯片也以TSV技术实现与外界连接。他们的研究成果主要揭示在美国专利US2015/0279431A1(图3)、US2015/0348956A1、和US2016/0013115A1里。如图3所示，102a和102b均为逻辑芯片；103为存储芯片，且各存储芯片103在2个逻辑芯片之间垂直堆叠成大容量存储器105；逻辑芯片102a通过转接板122与封装基板120实现电连接。封装基板120通过焊盘124、焊球125与外界实现电连接；110为具有散热功能的封装体(包括封装盖112和封装腔体113)；114a和114b均为热界面粘接材料。这些专利提出的概念从功能、体积上看，是最理想的高端存储模块技术，但TSV技术有其至命弱点，制造成本昂贵。在大规模工程制造上迟迟未能实现。主要原因在于：(1)在存储芯片设计时，就得为硅通孔预留区域；(2)在向每个独立的存储芯片制作通孔时，存在芯片损坏的可能性；(3)需增加一定的为形成过孔电极的复杂且成本高的半导体前道工艺；(4)既使对相同的存储芯片，堆叠后所必须的用于每个芯片层的RDL重布线层的增加。其它不足是，存储芯片的设计，和逻辑芯片的设计相互制约影响。还有，基于TSV技术的高端存储模块仍以分离器件的形式进行组装和功能测试，效率低。

自扇出型晶圆级封装(Fan-Out Wafer Level Packaging，FOWLP)技术问世后，研究者也考虑把该技术施用于高端存储模块的制造里，也出现了一批专利。遗憾的是，所报道的基于FOWLP技术的高端存储器制造方案，因FOWLP目前技术的二维特点，均把注意力放到如何运用FOWLP技术以晶圆级的形式制作控制(逻辑)部分。美国专利US2015/0035146A1(Jing-Cheng Lin等)就是一个例子，如图4所示，10为控制部分封装体；66为大容量存储器封装体；70为包含在66里的各存储芯片；68为经焊球连接好的具有POP结构的高端存储模块。尽管对逻辑芯片实现了晶圆级集成制造，并在控制元件的上表面、下表面采用非硅通孔(TSV-less)技术形成了电连接，但对大容量存储功能部分的处理，该专利仍是采用经典的存储芯片堆叠，加以引线键合实现存储芯片间电连接，形成一个具有BGA封装形式的大容量存储器，随后该BGA封装体以焊球与由FOWLP制作的控制部分构成高端存储模块。这样形成的高端存储模块具有POP封装特征，而且组装、功能测试均以分离器件形式开展。

综上所述，目前由大容量存储器和控制逻辑芯片组成的高端存储模块的制造技术都有一些特有的及共同的短板，主要是：模块体积较大、以分离器件的方式进行组装和功能测试，效率低。

技术实现要素：

有鉴于此，本发明实施例提供一种半导体存储模块及其制作方法，以解决现有技术中半导体存储模块体积较大，并且以分离器件的方式进行组装和功能测试，造成半导体存储模块制造效率较低的技术问题。

第一方面，本发明实施例提供了一种半导体存储模块，包括：自下而上依次堆叠的控制芯片组和至少两个存储芯片组，上下相邻的两个所述存储芯片组的第一重布线层通过层间导电柱电连接，所述控制芯片组的第二重布线层与相邻的所述存储芯片组之间通过区域间导电柱电连接，且位于最下方的所述第一重布线层或所述第二重布线层与对外连接凸块电连接；

所述存储芯片组包括依次堆叠的至少两个存储芯片，以及位于所述至少两个存储芯片下方的第一复合绝缘层，所述至少两个存储芯片包封为一体结构，所述第一重布线层设置在所述第一复合绝缘层中，所述至少两个存储芯片的第一层内导电柱错开预设角度，以分别与所述第一重布线层电连接；

所述控制芯片组包括控制芯片，以及位于所述控制芯片下方的第二复合绝缘层，所述第二重布线层设置在所述第二复合绝缘层中，所述控制芯片的第二层内导电柱与所述第二重布线层电连接。

第二方面，本发明实施例还提供了一种半导体存储模块的制作方法，包括：在载板自下而上依次制作控制芯片组和至少两个存储芯片组，以及制作层间导电柱和区域间导电柱，且上下相邻的两个所述存储芯片组的第一重布线层通过层间导电柱电连接，所述控制芯片组的第二重布线层与相邻的所述存储芯片组之间通过区域间导电柱电连接，且位于最下方的所述第一重布线层或所述第二重布线层与对外连接凸块电连接；

其中在制作任一存储芯片组时，包括如下步骤：

将至少两个存储芯片依次堆叠，所述至少两个存储芯片的第一层内导电柱错开预设角度；

将所述至少两个存储芯片包封为一体结构，且将所述存储芯片的第一层内导电柱露出；

在所述一体结构下方形成第一复合绝缘层，所述第一复合绝缘层中形成有第一重布线层，所述第一重布线层与所述第一层内导电柱电连接；

所述制作控制芯片组的步骤包括：

将控制芯片的第二层内导电柱露出；

在所述控制芯片下方形成第二复合绝缘层，所述第二复合绝缘层中形成有第二重布线层，所述第二重布线层与所述第二层内导电柱电连接。

本发明实施例提供的半导体存储模块及其制作方法，通过自下而上依次堆叠控制芯片组和至少两个存储芯片组，上下相邻的两个存储芯片组的第一重布线层通过层间导电柱电连接，控制芯片组的第二重布线层与相邻的存储芯片组之间通过区域间导电柱电连接，存储芯片组包括依次堆叠的至少两个存储芯片，以及位于至少两个存储芯片下方的第一复合绝缘层，至少两个存储芯片的第一层内导电柱错开预设角度，以分别与第一重布线层电连接，控制芯片组包括控制芯片，以及位于控制芯片下方的第二复合绝缘层，控制芯片的第二层内导电柱与第二重布线层电连接。采用上述技术方法，存储芯片组包括至少两个存储芯片，存储芯片组之间通过层间导电柱以及第一重布线层电连接，存储芯片组与控制芯片组通过区域间导电柱与第二重布线组电连接，保证存储模块具有较高的存储能力以及较小的尺寸，同时保证存储芯片组与控制芯片组置于同一个晶圆中，实现了存储模块的晶圆级制造和晶圆级功能测试，提高存储模块的生产效率。

附图说明

图1a为现有技术中球阵列结构的存储模块的剖面结构示意图；

图1b为现有技术中球阵列结构的存储模块的侧面结构示意图；

图2为现有技术中裸存储芯片和裸控制芯片构成的存储模块的剖面结构示意图；

图3为现有技术中基于混合内存数据集技术的存储模块的剖面结构示意图；

图4为现有技术中基于扇出型晶圆级封装技术的存储模块的剖面结构示意图；

图5为本发明实施例提供的一种半导体存储模块的剖面结构示意图；

图6为本发明实施例提供的一种半导体存储模块的载板的俯视示意图；

图7为本发明实施例提供的一种在载板上涂覆临时键合胶的剖面结构示意图；

图8a为本发明实施例提供的一种在存储器晶元上形成第一存储芯片的俯视示意图；

图8b为本发明实施例提供的一种在存储器晶元上形成第一存储芯片的剖面结构示意图；

图9a为本发明实施例提供的一种在存储器晶元上形成第二存储芯片的俯视示意图；

图9b为本发明实施例提供的一种在存储器晶元上形成第二存储芯片的剖面结构示意图；

图10a为本发明实施例提供的切割存储器晶元形成多个第一存储芯片的剖面结构示意图；

图10b为本发明实施例提供的切割存储器晶元形成多个第二存储芯片的剖面结构示意图；

图11a、图11b和图11c为本发明实施例提供的在载板上制作第一存储芯片和第二存储芯片的结构示意图；

图12为本发明实施例提供的形成有第一存储芯片和第二存储芯片的载板进行固封，形成固封层的剖面结构示意图；

图13为本发明实施例提供的对固封层进行减薄的剖面结构示意图；

图14为本发明实施例提供的在固封层上形成第一下部绝缘层进行减薄的剖面结构示意图；

图15为本发明实施例提供的在第一下部绝缘层形成第一重布线层的剖面结构示意图；

图16为本发明实施例提供的在第一重布线层上形成第一上部绝缘层的剖面结构示意图；

图17为本发明实施例提供的形成层间导电柱的剖面结构示意图；

图18为本发明实施例提供的在层间导电柱之间制备一体结构的剖面结构示意图；

图19为本发明实施例提供的对一体结构进行固封，形成固封层的剖面结构示意图；

图20为本发明实施例提供的对第二层存储芯片组中的固封层进行减薄的剖面结构示意图；

图21为本发明实施例提供的形成第二层存储芯片组的第一下部绝缘层的剖面结构示意图；

图22为本发明实施例提供的形成第二层存储芯片组的第一重布线层和第一上部绝缘层的剖面结构示意图；

图23为本发明实施例提供的形成第二个层间导电柱的剖面结构示意图；

图24为本发明实施例提供的形成四个存储芯片组的剖面结构示意图；

图25为本发明实施例提供的形成区域间导电柱的剖面结构示意图；

图26a为本发明实施例提供的一种在逻辑晶元上形成控制芯片的俯视示意图；

图26b为本发明实施例提供的一种在逻辑晶元上形成控制芯片的剖面结构示意图；

图27为本发明实施例提供的切割逻辑晶元形成多个控制芯片的剖面结构示意图；

图28为本发明实施例提供的在存储区域制作控制芯片的剖面结构示意图；

图29为本发明实施例提供的对控制芯片进行固封的剖面结构示意图；

图30为本发明实施例提供的对控制芯片的固封层进行减薄的剖面结构示意图；

图31为本发明实施例提供的制作第二复合绝缘层的剖面结构示意图；

图32为本发明实施例提供的在第二复合绝缘层上制作对外连接凸块的剖面结构示意图；

图33为本发明实施例提供的图32的倒置结构示意图；

图34为本发明实施例提供的对形成的多个存储模块进行切割的结构示意图；

图35为本发明实施例提供的单个存储模块的结构示意图。

具体实施方式

为使本发明的目的、技术方案和优点更加清楚，以下将结合本发明实施例中的附图，通过具体实施方式，完整地描述本发明的技术方案。显然，所描述的实施例是本发明的一部分实施例，而不是全部的实施例，基于本发明的实施例，本领域普通技术人员在没有做出创造性劳动的前提下获得的所有其他实施例，均落入本发明的保护范围之内。

实施例

图5为本发明实施例提供的一种半导体存储模块的结构示意图，如图5所示，本发明实施例提供的半导体存储模块可以包括：

自下而上依次堆叠的控制芯片组和至少两个存储芯片组，上下相邻的两个存储芯片组的第一重布线层通过层间导电柱电连接，控制芯片组的第二重布线层与相邻的存储芯片组之间通过区域间导电柱电连接，且位于最下方的第一重布线层或第二重布线层与对外连接凸块电连接；

存储芯片组包括依次堆叠的至少两个存储芯片，以及位于至少两个存储芯片下方的第一复合绝缘层，所述至少两个存储芯片包封为一体结构，第一重布线层设置在第一复合绝缘层中，至少两个存储芯片的第一层内导电柱错开预设角度，以分别与第一重布线层电连接；

控制芯片组包括控制芯片，以及位于控制芯片下方的第二复合绝缘层，第二重布线层设置在第二复合绝缘层中，控制芯片的第二层内导电柱与第二重布线层电连接。

示例性的，图5所示的存储模块包括一个控制芯片组和四个存储芯片组，这里以一个控制芯片组和四个存储芯片组进行说明，如图5所示，存储模块包括一个控制芯片组810、第一存储芯片组310、第二存储芯片组510、第三存储芯片组610以及第四存储芯片组710，其中，控制芯片组810、第四存储芯片组710、第三存储芯片组610、第二存储芯片组510以及第一存储芯片组310自下而上依次堆叠。

第一存储芯片组310、第二存储芯片组510、第三存储芯片组610和第四存储芯片组710可以分别包括两个、三个或者四个存储芯片，图5中仅是以两个存储芯片，第一存储芯片110和第二存储芯片210进行说明。第一存储芯片110包括第一主动面以及设置在第一主动面上的第一焊盘，在所述第一焊盘内设置有第一存储芯片110的第一层内导电柱122，第二存储芯片210包括第一主动面以及设置在第一主动面上的第一焊盘，在所述第一焊盘内设置有第二存储芯片210的第一层内导电柱222。具体的，第一存储芯片110和第二存储芯片210的空间取向一致，即两个存储芯片的第一主动面的朝向相同，因此第一层内导电柱122和222的朝向也相同。可选的，第一存储芯片110、第二存储芯片210、第一层内导电柱122和222可以理解为一个一体结构。

进一步的，第一存储芯片组310还可以包括位于第一存储芯片组310中一体结构下方的第一复合绝缘层，该第一复合绝缘层包括第一上部绝缘层405、第一下部绝缘层401以及位于第一上部绝缘层405和第一下部绝缘层401之间的第一重布线层403；第二存储芯片组510还可以包括位于第二存储芯片组510中一体结构下方的第一复合绝缘层，该第一复合绝缘层包括第一上部绝缘层505、第一下部绝缘层501以及位于第一上部绝缘层505和第一下部绝缘层501之间的第一重布线层503；第三存储芯片组610还可以包括位于第三存储芯片组610中一体结构下方的第一复合绝缘层，该第一复合绝缘层包括第一上部绝缘层605、第一下部绝缘层601以及位于第一上部绝缘层605和第一下部绝缘层601之间的第一重布线层603；第四存储芯片组710还可以包括位于第四存储芯片组710中一体结构下方的第一复合绝缘层，该第一复合绝缘层包括第一上部绝缘层705、第一下部绝缘层701以及位于第一上部绝缘层705和第一下部绝缘层701之间的第一重布线层703。可选的，第一存储芯片组310中的第一层内导电柱122和222可以通过第一下部绝缘层401中的第一通孔与第一重布线层403电连接；第二存储芯片组510中的第一层内导电柱122和222可以通过第一下部绝缘层501中的通孔与第一重布线层503电连接；第三存储芯片组610中的第一层内导电柱122和222可以通过第一下部绝缘层601中的通孔与第一重布线层603电连接；第四存储芯片组710中的第一层内导电柱122和222可以通过第一下部绝缘层701中的通孔与第一重布线层703电连接。

存储芯片组中的第一层内导电柱122和222可以错开预设角度，以分别与对应的第一重布线层电连接，例如，第一存储芯片组310中的第一层内导电柱122和222可以错开预设角度，以分别与第一存储芯片310中的第一重布线层403电连接，第二存储芯片组510中的第一层内导电柱122和222同样可以错开预设角度，以分别与第二存储芯片510中的第一重布线层503电连接。可选的，所述预设角度可以为180°、90°或者45°。需要说明的是，存储芯片组中的层内导电柱可以错开0°以外的任意角度，只要保证层内导电柱不重合叠加即可，优选的是错开180°、90°或者45°。

可选的，在存储芯片组中还可以包括层间导电柱，实现不同的存储芯片组之间的电连接，例如，在第二存储芯片组510可以包括层间导电柱407，第一存储芯片组310的第一重布线层403和第二存储芯片组510的第一重布线层503可以通过层间导电柱实现电连接，以实现第一存储芯片组310和第二存储芯片组510的电连接。

控制芯片组810可以包括控制芯片806以及位于控制芯片806下方的第二复合绝缘层，所述第二复合绝缘层可以包括第二上部绝缘层805、第二下部绝缘层801，以及位于第二上部绝缘层805和第二下部绝缘层801之间的第二重布线层803。具体的，控制芯片806包括第二主动面以及设置在所述第二主动面上的第二焊盘，在所述第二焊盘中设置有控制芯片806的第二层内导电柱808，第二层内导电柱808与第二焊盘电连接。可选的，控制芯片806中的第二层内导电柱808可以通过第二下部绝缘层801中的第二通孔与第二重布线层803电连接。

可选的，控制芯片806的第二主动面与存储芯片的第一主动面朝向可以相同。

可选的，所述存储模块还可以包括对外连接凸块908，当控制芯片组810位于最下方时，控制芯片组810的第二重布线层803与对外连接凸块908电连接。进一步的，所述存储模块还可以包括凸块下金属层906，控制芯片组810的第二重布线层803通过凸块下金属层906与外连接凸块908电连接。

需要说明的是，图5所示的存储模块只是作为本发明实施例提供的存储模块的一种示例说明，本发明实施例提供的存储模块中，控制芯片组还可以位于存储芯片组之间，用于实现对存储芯片组的控制。

可选的，所述第一上部绝缘层、第一所述下部绝缘层、第二上部绝缘层以及第二下部绝缘层为有机光敏材料制成。

可选的，所述存储芯片组内的至少两个存储芯片，以及所述控制芯片组内的控制芯片由热固材料包封。

可选的，最上方的存储芯片组或控制芯片组的底部可以设置有保护层，如图5所示，在存储芯片组310上方设置有保护层909。

本发明实施例提供的存储模块，通过依次堆叠控制芯片组和至少两个存储芯片组，上下相邻的两个存储芯片组的第一重布线层通过层间导电柱电连接，控制芯片组的第二重布线层与相邻的存储芯片组之间通过区域间导电柱电连接，存储芯片组包括依次堆叠的至少两个存储芯片，并且两个存储芯片的第一层内导电柱错开预设角度，以分别与第一重布线层电连接。采用上述技术方法，存储芯片组包括至少两个存储芯片，存储芯片组之间通过层间导电柱以及第一重布线层电连接，存储芯片组与控制芯片组通过区域间导电柱预计第二重布线组电连接，保证存储模块具有较高的存储能力以及较小的尺寸，同时保证存储芯片组与控制芯片组置于同一个晶圆中，实现了存储模块的晶圆级制造和晶圆级功能测试，提高存储模块的生产效率。

本发明实施例还提供一种存储模块的制作方法，包括在载板自下而上依次制作控制芯片组和至少两个存储芯片组，以及制作层间导电柱和区域间导电柱，且上下相邻的两个所述存储芯片组的第一重布线层通过层间导电柱电连接，所述控制芯片组的第二重布线层与相邻的所述存储芯片组之间通过区域间导电柱电连接，且位于最下方的所述第一重布线层或所述第二重布线层与对外连接凸块电连接；

下面按照工程中制作存储芯片组、控制芯片组、层间导电柱、区域导电柱、第一复合绝缘层以及第二复合绝缘层的顺序进行说明，本发明实施例以四个存储芯片组为例进行说明。

首先，提供一载板300，载板300的材料可为金属、硅、玻璃以及有机基板等。载板300的几何形状可以为圆形或者方形。在清洗后的载板300边缘上制作用于芯片贴片位置的对准标记，如图6所示。对准标记的制作一般通过薄膜沉积技术实现，例如：离子溅射、光刻、显影以及蚀刻，也可通过激光蚀刻、丝网印刷、图形电镀以及机械精加工等实现。本发明实施例提供的存储模块的制作方法一次可以形成多个存储模块，将多个存储模块切割即得到单个存储模块。再次对载板300进行清洗后在载板300上涂覆临时键合胶301，如图8b所示。临时键合胶301的涂覆可使用旋涂、喷涂、滚压、印刷、非旋转涂覆、热压、真空压合以及压力贴合等方式。临时键合胶301可以为有机材料或复合材料。

在载板300上制作存储芯片组，具体可以为：首先制作存储芯片组中的存储芯片，本发明实施例以两个存储芯片为例进行介绍。

制作任一存储芯片组时，包括如下步骤：

将至少两个存储芯片依次堆叠，所述至少两个存储芯片的第一层内导电柱错开预设角度；

将所述至少两个存储芯片包封为一体结构，且将所述存储芯片的第一层内导电柱露出；

在所述一体结构下方形成第一复合绝缘层，所述第一复合绝缘层中形成有第一重布线层，所述第一重布线层与所述第一层内导电柱电连接；

如图8a和图8b所示，存储器晶圆100有第一存储芯片110的阵列排布。第一存储芯片110具有主动面110a和非主动面110b，在主动面110a上，有第一存储芯片110对外连接导电的第一焊盘121，在焊盘121上，有预先沉积的第一层内导电柱122。第一层内导电柱导电柱122的沉积可采用不同方法实现，例如真空沉积和电镀等。第一焊盘焊盘121可为单层或多层金属，如Ti，W，Al，Cu，Ni，Pt，Ag，Au或其合金等，第一层内导电柱122的材料为金属，如Cu，Ni，Ag，Au或其合金等。第一层内导电柱122的高度在70～90μm左右。第一存储芯片110的厚度为40～50μm。在晶圆100的背面(对应第一存储芯片110的非主动面)上，沉积DAF膜101。它的沉积可以多种方式实现：如旋涂、喷涂、印刷、滚压以及热压等。DAF膜101的有效粘接层的厚度在10～30μm左右。DAF膜101为有机材料。

如图9a和图9b所示，存储器晶圆200有第二存储芯片210的阵列排布。第二存储芯片210与第一存储芯片110可为同一类型存储器，也可为不同类型存储器。第二存储芯片210具有主动面210a和非主动面210b，在主动面210a上，有第二存储芯片210对外连接导电的第一焊盘221。在第一焊盘221上，有预先沉积的第一层内导电连接柱222。第一层内导电柱122的沉积可采用不同方法实现，例如真空沉积和电镀等。第一焊盘121可为单层或多层金属，如Ti，W，Al，Cu，Ni，Pt，Ag，Au或其合金等，第一导电柱122的材料为金属，如，Cu，Ni，Ag，Au或其合金等。第一导电柱的高度在20～40μm左右。第二存储芯片210的厚度为40～50μm。在晶圆200的背面(对应第二存储芯片210的非主动面)上，沉积DAF膜201。它的沉积可以多种方式实现：如，旋涂、喷涂、印刷、滚压以及热压等。DAF膜201的有效粘接层的厚度在10～30μm左右，DAF膜201为有机材料，DAF膜201与DAF膜101可为同一种DAF膜，也可为不同的DAF膜。

如图10a和图10b所示，对上述两个半导体存储器晶圆分别进行切割，得到第一存储芯片110和第二存储芯片210。可选的，切割采取标准半导体晶圆切割方法，如机械切割或者激光切割等方式。

如图11a，图11b和图11c所示，在载板300上，用半导体贴片设备将第一存储芯片110的主动面110a朝上，以所谓的“Chip-to-Wafer”的方式，贴到载板300上临时键合胶301的上表面，实现第一存储芯片110在载板上的再配置。类似地，用半导体贴片设备将第二存储芯片210的主动面220a朝上，以所谓“Chip-to-Chip”的方式，分别置放到第一存储芯片110的主动面110a上，形成一体结构，所述一体结构可以形象地理解为一个“超级芯片”。置放第二存储芯片210时，第二存储芯片210与第一存储芯片110有一个位置上的错开以露出第一存储芯片110主动面上的第一层内导电柱122。通过这样的置放，也实现了第二存储芯片210在载板300上的再重置。将贴完一体结构的载板置于一个具有一定高压的烘箱里。加压以排挤出滞留于各贴片界面的气泡，确报贴片界面的完整性，同时对DAF材料进行预固化处理。

如图12所示，沉积介质材料对包含一体结构的载板进行固封，形成固封层302，即填充包覆一体结构的空隙和表面。固封层302的高度应比一体结构中的第一层内导电柱高。沉积方法可为旋涂，印刷，有机叠层或者塑封等。介质材料一般为有机热固材料，但并不排除为绝缘非有机材料。

如图13所示，对固封层302进行减薄处理，减薄直到一体结构上所有的第一层内导电柱表面露出。减薄方法采用半导体制造的标准磨抛技术。此时，固封介质材料表面离一体结构最上端表面，即第二存储芯片210的主动面210a的距离为20μm左右。

所述在所述一体结构上方形成第一复合绝缘层可以包括：

在所述一体结构上方形成第一下部绝缘层，以及在所述第一下部绝缘层上形成第一通孔；

在所述第一下部绝缘层上方形成第一重布线层，所述第一重布线层通过第一通孔与所述第一层内导电柱电连接；

在所述第一重布线层上方形成第一上部绝缘层。

具体的工程上的方法如下：如图14所示，在固封层302的上表面沉积可光刻的第一下部绝缘层401。第一下部绝缘层401的材料包括感光树脂和可以通过干法刻蚀等工艺形成图形的树脂，例如聚酰亚胺、感光型环氧树脂、双苯环丁烯树脂以及苯基并二恶唑树脂中的一种或者多种，第一下部绝缘层401的厚度为5～7μm。

采用半导体器件晶圆制作的标准工艺，对第一下部绝缘层401进行图形制作，形成第一通孔，且第一通孔直至一体结构中各第一层内导电柱的表面，以露出各第一层内导电柱(图中未示出)。

如图15所示，采用标准半导体制作工艺，在第一下部绝缘层401上制作第一重布线层403。该过程包含一系列的薄膜沉积、电镀、光刻、显影以及蚀刻等工艺制作。第一重布线层403一边的终端经第一下部绝缘层401上的第一通孔与一体结构中的第一层内导电柱122和222相连，以引出第一存储芯片110和第二存储芯片210的电连接。第一重布线层403的材料可以为金属材料，如Al、Au、Cr、Ni、Cu、Mo、Ti、Ta、Ni-Cr、W等及其合金。

如图16所示，在第一重布线层403及第一下部绝缘层401上制作可光刻的第一上部绝缘层405。第一上部绝缘层405的材料包括感光树脂和可以通过干法刻蚀等工艺形成图形的树脂，例如聚酰亚胺、感光型环氧树脂、双苯环丁烯树脂、苯基并二恶唑树脂中的一种或者多种。第一上部绝缘层405的厚度为5～7μm。

采用半导体器件晶圆制作的标准工艺，对第一上部绝缘层405进行图形制作，形成开口，且该开口直至第一重布线层403各相应端面，使其露出。第一上部绝缘层405图形制作可采用标准半导体的前道或中道工艺，如通过曝光、显影、湿法或干法刻蚀等工艺。

形成第一上部绝缘层之后，可以在第一上部绝缘层上制作层间导电柱，具体的，制作层间导电柱可以包括：

形成第一上部绝缘层之后，在所述第一上部绝缘层上形成层间导电柱，所述层间导电柱用于连接相邻的两个存储芯片组。

具体的，如图17所示，在第一上部绝缘层405上，采用半导体晶圆制作的标准工艺，制作一体结构的层间导电柱407。层间导电柱407的一端通过第一上部绝缘层405的开口，与第一重布线层403各相应端面连接。层间导电柱407另一端的高度应比第一上部绝缘层405的表面高出100～120μm左右。层间导电柱407的制作可采用半导体制作标准技术实现，如真空沉积、电镀以及化学镀等。层间导电柱407为金属材料，如Cu、Ni、Pd、Ag、Au或其合金等。本发明实施例提供的层间导电柱的制作方法，直接在形成的复合绝缘层上方制作，先制作层间导电柱，后制作一体结构和一体结构的介电质填充，这样可以采用低廉的热固材料作为填充的介电质，而不是昂贵的厚层光敏介电材料，并且免去在固封层使用光刻等工艺，生产成本下降，同时由于不要对固封材料进行激光钻孔，也解决了激光钻孔对节距限制的困难，从而满足大容量传感器制作对超细节距的要求。

至此，完成一个存储芯片组的制作。

下面，对另一个存储芯片组的制备进行说明：

如图18所示，用半导体贴片设备将上述的一体结构的主动面朝上，根据设计位置，以所谓的“Chip-to-Wafer”的方式，继续贴到载板300上的第一上部绝缘层405上，需要说明的是，每个存储芯片组中的一体结构可以相同，即包括第一存储芯片110、第二存储芯片120以及位于第一存储芯片110主动面上的层内导电柱122和位于第二存储芯片120主动面上的层内导电柱222。

如图19所示，再次沉积介质材料对整个载板进行固封，形成固封层502，即填充包覆一体结构的空隙和表面。固封层502的高度应比一体结构中的所有第一层内导电柱及层间导电柱407要高。沉积方法可为旋涂，印刷，有机叠层和塑封等。介质材料一般为有机热固材料，但不排除为绝缘非有机材料。

如图20所示，对固封层502进行减薄处理，减薄直到一体结构上所有的第一层内导电柱和层间导电柱407表面露出。减薄方法采用半导体制造的标准磨抛技术。磨抛后，固封层502上表面离一体结构上最上端表面的距离为20μm左右。

如图21所示，在固封层502的正面涂覆可光刻的第一下部绝缘层501。第一下部绝缘层501的材料包括感光树脂和可以通过干法刻蚀等工艺形成图形的树脂，例如聚酰亚胺、感光型环氧树脂、双苯环丁烯树脂、苯基并二恶唑树脂中的一种或者多种，第一下部绝缘层501的厚度为5～7μm。

采用半导体器件晶圆制作的标准工艺，对第一下部绝缘层501进行图形制作，形成第一通孔，且第一通孔直至一体结构中各第一层内导电柱的表面，以露出各第一层内导电柱(图中未示出)。

如图22所示，采用标准半导体制作工艺，在第一下部绝缘层501上制作第一重布线层503。该过程包含一系列的薄膜沉积、电镀、光刻、显影以及蚀刻等工艺制作。第一重布线层503一边的终端经第一下部绝缘层501上的第一通孔与一体结构中的第一层内导电柱122和222相连，以引出第一存储芯片110和第二存储芯片210的电连接。第一重布线层503的材料可以为金属材料，如Al、Au、Cr、Ni、Cu、Mo、Ti、Ta、Ni-Cr、W等及其合金。

在第一重布线层503及第一下部绝缘层501上制作可光刻的第一上部绝缘层505。第一上部绝缘层505的材料包括感光树脂和可以通过干法刻蚀等工艺形成图形的树脂，例如聚酰亚胺、感光型环氧树脂、双苯环丁烯树脂、苯基并二恶唑树脂中的一种或者多种。第一上部绝缘层505的厚度为5～7μm。

采用半导体器件晶圆制作的标准工艺，对第一上部绝缘层505进行图形制作，形成开口，且该开口直至第一重布线层503各相应端面，使其露出。第一上部绝缘层505图形制作可采用标准半导体的前道或中道工艺，如通过曝光、显影、湿法或干法刻蚀等工艺。

如图23所示，在第一上部绝缘层505上，采用半导体晶圆制作的标准工艺，制作一体结构的层间导电柱507。层间导电柱507的一端通过第一上部绝缘层505的开口，与第一重布线层503各相应端面连接。层间导电柱507另一端的高度应比第一上部绝缘层505的表面高出100～120μm左右。层间导电柱507的制作可采用半导体制作标准技术实现，如真空沉积、电镀以及化学镀等。这样，一体结构中的各存储芯片通过第一重布线层403和一体结构的层导电柱407，与一体结构中各存储芯片通过第一重布线层503和一体结构的层间导电柱507，一起实现了与外界的电连接。层间导电柱507与层间导电柱407一样，为金属材料，如，Cu、Ni、Pd、Ag、Au或其合金等。

至此，完成第二个存储芯片组的制作。

综上，本发明实施例描述的具有大容量存储能力的存储芯片组，在经历了两大轮工艺循环后，形成了两层“超级芯片”结构，实现了四层存储芯片堆叠。下面的步骤基本上是重复以上的循环，继续，直至完成四层“超级芯片”结构(即实现八层存储芯片堆叠)，在这不予以详述。

如图24所示，310、510、610和710为存储芯片组；602和702为介电质固封层；601和701为第一下部绝缘层，701和705为第一上部绝缘层；603和703第一重布线层；507和607为存储芯片组的层间导电柱。

为构建高端的存储模块，采用半导体器件晶圆制作的标准工艺，对第四层的第一复合绝缘层的第一上部绝缘层705进行图形制作，形成开口，且该开口直至第一重布线层703各相应端面，使其露出(未画出)。第一上部绝缘钝化层705图形制作可采用标准半导体的前道或中道工艺，如通过曝光、显影、湿法或干法刻蚀等工艺。

如图25所示，在第一上述绝缘层705上，制作存储芯片组与控制芯片组的区域间导电柱707。

所述制作区域间导电柱，可以包括：

形成第一上部绝缘层之后，在所述第一上部绝缘层上形成区域间导电柱，所述区域间导电柱用于连接控制芯片组与存储芯片组。

具体的，区域间导电柱707的一端通过第一上部绝缘层705的开口，与第一重布线层703层各相应端面连接，区域间导电柱707另一端的高度应在100μm左右。区域间导电柱707的制作可采用半导体制作标准技术实现，如真空沉积、电镀以及化学镀等。

本发明实施例提供的区域间导电柱的制作方法，与层间导电柱的制作方法类似，直接在形成的复合绝缘层上方制作，先制作区域间导电柱，后制作控制芯片以及控制芯片的介电质填充，这样可以采用低廉的热固材料作为填充的介电质，而不是昂贵的厚层光敏介电材料，并且免去在固封层使用光刻等工艺，生产成本下降，同时由于不要对固封材料进行激光钻孔，也解决了激光钻孔对节距限制的困难，从而满足大容量传感器制作对超细节距的要求。

制作好区域间导电柱707之后，可以在区域间导电柱707之间制作控制芯片组810，具体的，制作控制芯片组的步骤可以包括：

将控制芯片的第二层内导电柱露出；

在控制芯片上方形成第二复合绝缘层，所述第二复合绝缘层中形成有第二重布线层，所述第二重布线层与所述第二层内导电柱电连接。

具体的工程上的方法如下：如图26a和26b所示，逻辑晶圆800上有控制芯片(逻辑芯片)810的阵列排布。控制芯片806具有主动面806a和非主动面806b，在主动面806a上，有控制芯片806对外连接导电的第二焊盘821，在第二焊盘821上，有预先沉积的第二层内导电柱822。第二层内导电柱822的沉积可采用不同方法实现，例如真空沉积和电镀等。第二焊盘821可为单层或多层金属，如Ti，W，Al，Cu，Ni，Pt，Ag，Au或其合金等。第二层内导电柱822的材料为金属，如Cu，Ni，Ag，Au或其合金等，第二层间导电柱的高度在20～40μm左右。控制芯片806的厚度为40～50μm。在晶圆800的背面(对应控制芯片806芯片的非主动面)上，沉积DAF膜801。它的沉积可以多种方式实现：如旋涂、喷涂、印刷、滚压以及热压等。DAF膜801的有效粘接层的厚度在10～30μm左右。DAF膜801与DAF膜101、DAF膜201可为同一种DAF膜，也可为不同的DAF膜。DAF膜为有机材料。

如图27所示，对半导体逻辑晶圆进行切割，得到控制芯片806。切割采取标准半导体晶圆切割方法，如机械切割、激光切割等方式。

如图28所示，用半导体贴片设备将控制芯片806的主动面806a朝上，以所谓的“Chip-to-Wafer”的方式，贴到第四层第一复合绝缘层的第一上部绝缘层705表面，实现芯片806在载板上存储功能区域上的配置。

如图29所示，沉积介质材料对整个载板进行固封，形成固封层802，即,填充包覆逻辑芯片806的空隙和表面及区域间导电柱707的空隙。固封层802的高度应比控制芯片806中所有的第二层内导电柱822及区域间导电柱707要高。沉积方法可为旋涂，印刷，有机叠层以及塑封等。介质材料一般为有机热固材料，但不排除为绝缘非有机材料。

如图30所示，对固封层802进行减薄处理，减薄直到控制芯片806上所有的导电柱表面和区域间导电柱707表面全部露出。减薄方法采用半导体制造的标准磨抛技术，磨抛后，固封层802上表面离控制芯片806最上端表面的距离为20μm左右。

完成控制芯片806的固封之后，在固封好的控制芯片806上方形成第二复合绝缘层，在控制芯片806上方形成第二复合绝缘层可以包括：

在所述控制芯片上方形成第二下部绝缘层，以及在所述第二下部绝缘层上形成第二通孔；

在所述第二下部绝缘层上方形成第二重布线层，所述第二重布线层通过第二通孔与所述第二层内导电柱电连接；

在所述第二重布线层上方形成第二上部绝缘层。

具体的，在固封层802的正面涂覆可光刻的第二下部绝缘层801，第二下部绝缘层801的材料包括感光树脂和可以通过干法刻蚀等工艺形成图形的树脂，例如聚酰亚胺、感光型环氧树脂、双苯环丁烯树脂、苯基并二恶唑树脂中的一种或者多种。第二下部绝缘层801的厚度为5～7μm。然后采用半导体器件晶圆制作的标准工艺，对第二下部绝缘层801进行图形制作，形成第二通孔，且二通孔直至控制芯片806中各第二层内导电柱822的表面和区域间导电柱707表面，使其露出(图中未画出)。

采用标准半导体制作工艺，在第二下部绝缘层801上制作第二重布线层803。该过程包含一系列的薄膜沉积、电镀、光刻、显影以及蚀刻等工艺制作。第二重布线层803一边的终端经第二下部绝缘层801上的第二通孔与控制芯片806主动面第二焊盘上的第二层间导电柱822和区域间导电柱707表面相连，以引出控制芯片806、存储芯片组710中的各存储芯片(通过第一重布线层703和区域间导电柱707)、存储芯片组610中各存储芯片(通过第一重布线层603，存储芯片组层间导电柱607，和区域间导电柱707)、存储芯片组510中各存储芯片(通过第一重布线层503，存储芯片组层间导电柱507、607和区域间导电柱707)、和存储芯片组310中各存储芯片(通过第一重布线层403，存储芯片组层间电互连407、507、607和区域间导电柱707)的电连接(未画出)。第二重布线层803的材料为金属材料，如Al、Au、Cr、Ni、Cu、Mo、Ti、Ta、Ni-Cr、W等及其合金。

如图31所示，在第二重布线结构803及第二下部绝缘层801上制作可光刻的第二上部绝缘层(钝化层)805。第二上部绝缘层(钝化层)805的制作采用标准半导体的前道或中道工艺，如通过曝光、显影、湿法或干法刻蚀等工艺。第二上部绝缘层805的材料一般为有机材料，但不排除为无机材料。有机材料包括感光形成图形的树脂，例如聚酰亚胺、感光型环氧树脂、阻焊油墨、绿漆、干膜、感光型增层材料、双苯环丁烯树脂、苯基苯并二恶唑树脂中的一种或者多种。

为完成高端的存储模块的制作，下面制作凸块下金属和对外连接终端。

采用半导体器件晶圆制作的标准工艺，对第二上部绝缘层805进行图形制作，形成开口，且该开口直至第二重布线层803层各相应端面，使其露出(图中未画出)。第二上部绝缘层805图形制作可采用标准半导体的前道或中道工艺，如通过曝光、显影、湿法或干法刻蚀等工艺。

如图32所示，制作凸块下金属906于第二上部绝缘层805的开口上，并与第二重布线层803各端面焊盘相连。凸块下金属906的制作通过溅射、电镀、真空蒸发沉积等工艺并辅以光刻、显影、刻蚀等工艺实现。凸块下金属906的材料为与焊料相亲和的金属或合金，如Ni、Cu、Pt、Ag及其合金。随后，在凸块下金属906上制作对外连接凸块908。其制作可以通过电镀、印刷、植球、放球等工艺，然后进行回流工艺。回流可以通过热传导、对流、辐射等实现。对外连接凸块908的材料主要为焊料金属。如，Sn、Ag、Cu、Pb、Au、Ni、Zn、Mo、Ta、Bi、In、等及其合金。

去除载板300和临时键合胶301。载板300和临时键合胶301可以通过机械、加热、化学、激光等方式去除。然后，对整个高端存储模块再构“晶圆”进行翻转，使存储芯片组310中的第一存储芯片110的非主动面110b和固封层302的下表面处于存储模块最顶层表面(未画出)。

如图33所示，在第一存储芯片110的非主动面110b及固封层302的下表面上沉积一层保护膜909。保护膜的沉积可以多种方式，如：旋涂、喷涂、印刷、滚压、热压，或真空压合等，保护膜材料为有机材料。

如图34，沿图中的虚线对所形成的高端半导体存储模块，进行分离切割，得到存储模块。

如图35，经过以上工艺流程后得到单颗半导体存储模块。该半导体存储模块由两个功能区域组成：大容量存储区域和控制区域。大容量存储区域本身又由4个存储芯片组和一个控制芯片组组成，每个存储芯片组由一个第一存储芯片和一个第二存储芯片堆叠构成，控制芯片组为1个控制芯片。可选的，第一存储芯片和第二存储芯片可以相同也可以不同，当第一存储芯片和第二存储芯片相同时，存储区域中集成的存储芯片将是“超级芯片”的2倍。

本发明实施例提供的半导体存储模块的制作方法，在载板上依次制作控制芯片组和至少两个存储芯片组，每个存储芯片组包括至少两个存储芯片，存储芯片组与存储芯片组通过第一层内导电柱、层间导电柱以及位于存储芯片组之间的第一重布线层实现电连接，多个存储芯片组和控制芯片组通过第一层间导电柱、第二层间导电柱、层间导电柱、区域间导电柱、位于存储芯片组之间的第一重布线层以及位于存储芯片组与控制芯片组之间的第二重布线层实现电连接，如此，不仅提供了大容量的存储区域，保证存储区域小尺寸的特点，还可以实现存储芯片与控制芯片(逻辑芯片)在同一个晶圆上设置，实现了控制芯片与存储芯片的三维晶圆级集成，减少了存储模块在封装结构上的电路损耗，存储模块的整体功能得到改善，进一步还可以实现存储模块的晶圆级制造和晶圆级功能测试，提高生产效率，降低生产成本。

注意，上述仅为本发明的较佳实施例及所运用技术原理。本领域技术人员会理解，本发明不限于这里所述的特定实施例，对本领域技术人员来说能够进行各种明显的变化、重新调整和替代而不会脱离本发明的保护范围。因此，虽然通过以上实施例对本发明进行了较为详细的说明，但是本发明不仅仅限于以上实施例，在不脱离本发明构思的情况下，还可以包括更多其他等效实施例，而本发明的范围由所附的权利要求范围决定。