半导体装置以及制造半导体装置的方法与流程

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半导体装置以及制造半导体装置的方法与流程

相关申请案的交叉参考

本专利申请案主张在韩国知识产权局中分别在2015年11月19日、2015年11月19日、2016年4月20日以及2016年7月8日提交的第10-2015-0162668号、第10-2015-0162675号、第10-2016-0048379、第10-2016-0086996号韩国专利申请案和在2016年11月18日提交的第15/355,159号美国专利申请案的优先权,这些专利申请案的揭示内容以引用的方式将全文并入本文中参考。

本发明概念涉及半导体装置以及制造半导体装置的方法,且更确切地说,涉及包含场效应晶体管的半导体装置以及制造半导体装置的方法。



背景技术:

归因于其小型、多功能及/或低成本特征,半导体装置广泛用于电子工业中。半导体装置可以是用于储存数据的存储器装置、用于处理数据的逻辑装置,或包含存储器和逻辑元件两者的混合装置。为了满足对具有快速和/或低功耗的电子装置的增加的需求,需要具有高可靠性、高性能和/或多功能的半导体装置。为了满足这些技术需求,半导体装置的复杂性和/或集成密度增加。



技术实现要素:

根据本发明概念的示例性实施例,提供一种半导体装置,所述半导体装置包含:导体,其安置于衬底上;第一触点,其安置于所述导体上;第二触点,其具有安置于所述第一触点上的第一部分以及在平行于所述衬底的方向上远离所述第一部分伸出的第二部分,其中所述第一和第二触点安置于绝缘层中;通孔,其安置于所述绝缘层和所述第二触点的所述第二部分上;以及金属线,其安置于所述通孔上。

根据本发明概念的示例性实施例,提供一种半导体装置,所述半导体装置包含:虚拟导体,其安置于衬底上;第一触点,其安置于所述虚拟导体上;沟槽硅化物,其安置于所述衬底上并且与所述虚拟导体间隔开;第二触点,其安置于所述沟槽硅化物上;以及第三触点,其直接安置于所述第一和第二触点上并且将所述第一和第二触点连接到彼此。

根据本发明概念的示例性实施例,提供一种半导体装置,所述半导体装置包含:第一导体,其安置于衬底上;第一触点,其安置于所述第一导体上;第二触点,其安置于所述衬底上并且与所述第一导体和所述第一触点间隔开;以及第三触点,其直接安置于所述第一和第二触点上并且将所述第一和第二触点连接到彼此。

根据本发明概念的示例性实施例,提供一种半导体装置,所述半导体装置包含:第一沟槽硅化物,其安置于衬底上;第一触点,其安置于所述第一沟槽硅化物的上表面上,其中所述第一沟槽硅化物夫人所述上表面比所述第一触点的下表面宽;第二沟槽硅化物,其安置于衬底上;第二触点,其安置于所述第二沟槽硅化物上;以及第三触点,其直接安置于所述第一和第二触点上并且将所述第一和第二触点连接到彼此。

根据本发明概念的示例性实施例,提供一种半导体装置,所述半导体装置包含:第一触点,其安置于衬底上并且在第一方向上纵向延伸;第二触点,其安置于所述衬底上并且在所述第一方向上纵向延伸;导体,其安置于所述第一和第二触点之间并且在所述第一方向上纵向延伸;以及第三触点,其安置于所述第一和第二触点上并且在与所述第一方向交叉的第二方向上纵向延伸,其中所述第三触点的第一部分伸出所述第一触点的边缘,使得所述第一触点在所述第二方向上安置于所述第一部分与所述导体之间。

根据本发明概念的示例性实施例,提供一种半导体装置,所述半导体装置包含:第一导体,其安置于衬底上;第一触点,其安置于所述第一导体上;第二导体,其安置于所述衬底上并且与所述第一导体间隔开;第二触点,其安置于所述第二导体上;以及第三触点,其直接安置于所述第一和第二触点上并且将所述第一和第二触点连接到彼此。

附图说明

图1是说明根据本发明概念的示例性实施例的用于执行半导体设计过程的计算机系统的框图。

图2是说明根据本发明概念的示例性实施例的设计和制造半导体装置的方法的流程图。

图3是说明根据本发明概念的示例性实施例的标准单元布局的一部分的布局图。

图4是说明根据本发明概念的基于图3的布局形成的半导体装置的透视图。

图5是说明根据本发明概念的示例性实施例的标准单元布局的一部分的布局图。

图6是说明根据本发明概念的示例性实施例的基于图5的布局形成的半导体装置的透视图。

图7是说明根据本发明概念的示例性实施例的标准单元布局的一部分的布局图。

图8是说明根据本发明概念的基于图7的布局形成的半导体装置的透视图。

图9是说明根据本发明概念的示例性实施例的标准单元布局的一部分的布局图。

图10是说明根据本发明概念的示例性实施例的基于图9的布局形成的半导体装置的透视图。

图11是说明根据本发明概念的示例性实施例的标准单元布局的一部分的布局图。

图12是说明根据本发明概念的示例性实施例的半导体装置的透视图。

图13是根据本发明概念的示例性实施例的包含标准单元布局的布局图。

图14a是说明根据本发明概念的示例性实施例的图13的区域“m”的布局图。

图14b是说明根据比较实例的图13的区域“m”的布局图。

图15a是说明根据发明概念的示例性实施例的图13的区域“n”的布局图。

图15b是说明根据比较实例的图13的区域“n”的布局图。

图16是说明根据发明概念的示例性实施例的半导体装置的平面图。

图17a、17b、17c、17d、17e、17f、17g、17h、17i、17j、17k、17l、17m、17n、17o、17p、17q和17r分别是根据本发明概念的示例性实施例的沿着图16的线a-a'、b-b'、c-c'、d-d'、e-e'、f-f'、g-g'、h-h'、i-i'、j-j'、k-k'、l-l'、m-m'、n-n'、o-o'、p-p'、q-q'和r-r'截取的截面图。

图18a和18b是用于说明根据本发明概念的示例性实施例的半导体装置的沿着图16的线a-a'截取的截面图。

图18c是用于说明根据本发明概念的示例性实施例的半导体装置的沿着图16的线f-f'截取的截面图。

图19、21、23、25、27、29和31是说明根据本发明概念的示例性实施例的制造半导体装置的方法的平面图。

图20a、22a、24a、26a、28a、30a和32a分别是根据本发明概念的示例性实施例的沿着图19、21、23、25、27、29和31的线a-a'截取的截面图。

图20b、22b、24b、26b、28b、30b和32b分别是根据本发明概念的示例性实施例的沿着图19、21、23、25、27、29和31的线b-b'截取的截面图。

图22c、24c、26c、28c、30c和32c分别是根据本发明概念的示例性实施例的沿着图21、23、25、27、29和31的线c-c'截取的截面图。

图28d、30d和32d分别是根据本发明概念的示例性实施例的沿着图27、29和31的线d-d'截取的截面图。

图30e和32e分别是根据本发明概念的示例性实施例的沿着图29和31的线e-e'截取的截面图。

图33是说明根据本发明概念的示例性实施例的基于标准单元布局制造的半导体装置的平面图。

图34是说明根据本发明概念的示例性实施例的半导体装置的平面图。

图35a到35c分别是根据本发明概念的示例性实施例的沿着图34的线a-a'、b-b'和c-c'截取的截面图。

具体实施方式

图1是说明根据本发明概念的示例性实施例的用于执行半导体设计过程的计算机系统的框图。参考图1,计算机系统可包含中央处理单元(centralprocessingunit,cpu)10、工作存储器30、输入-输出装置50和辅助存储器装置70。在本发明概念的示例性实施例中,计算机系统可以是根据本发明概念的示例性实施例的用于执行布局设计过程的定制系统。此外,计算机系统可包含经配置以执行不同设计和检查模拟程序的计算系统。

cpu10可经配置以运行各种软件,例如,应用程序、操作系统和装置驱动器。例如,cpu10可经配置以运行加载在工作存储器30上的操作系统。此外,cpu10可经配置以运行操作系统上的各种应用程序。例如,cpu10可经配置以运行加载在工作存储器30上的布局设计工具32。

操作系统或应用程序可加载在工作存储器30上。例如,当计算机系统开始启动操作(bootingoperation)时,存储在辅助存储器装置70中的操作系统(operatingsystem,os)图像可根据启动序列加载在工作存储器30上。在计算机系统中,操作系统可管理输入/输出操作。可由用户选择或可提供用于基本服务的某些应用程序可加载在工作存储器30上。根据本发明概念的示例性实施例,准备用于布局设计过程的布局设计工具32可从辅助存储器装置70加载在工作存储器30上。

布局设计工具32可提供用于改变特定布局图案的偏置数据(biasingdata)的功能。例如,布局设计工具32可经配置以使特定布局图案能够具有与设计规则所定义的形状和位置不同的形状和位置。布局设计工具32可经配置以在偏置数据的改变条件下执行设计规则检查(designrulecheck,drc)。工作存储器30可以是易失性存储器装置(例如,静态随机存取存储器(staticrandomaccessmemory,sram)或动态随机存取存储器(dynamicrandomaccessmemory,dram)装置)或非易失性存储器装置(例如,相变随机存取存储器(phasechangerandomaccessmemory,pram)、磁阻随机存取存储器(magnetoresistiverandomaccessmemory,mram)、电阻性随机存取存储器(resistiverandomaccessmemory,reram)、铁电体(fram)或nor快闪存储器装置)。

另外,模拟工具34可加载在工作存储器30上以经设计布局数据执行光学邻近校正(opticalproximitycorrection,opc)操作。

输入-输出装置50可经配置以控制用户界面装置的用户输入和输出操作。例如,输入-输出装置50可包含键盘或监视器,从而允许设计者输入相关信息。通过使用输入-输出装置50,设计者可接收关于半导体装置的若干区域或数据路径的信息,经调整的操作特征可应用于所述信息。输入-输出装置50可经配置以显示模拟工具34的进程状态或过程结果。

辅助存储器装置70可以是计算机系统的存储媒体。辅助存储器装置70可经配置以存储应用程序、os图像和不同数据。辅助存储器装置70可存储卡(例如,多媒体卡(multimediacard,mmc)、嵌入式多媒体卡(embeddedmultimediacard,emmc)、安全数字卡(securedigital,sd)、microsd等)或硬盘驱动器(harddiskdrive,hdd)的形式提供。辅助存储器装置70可包含具有较大存储器容量的nand闪存存储器装置。辅助存储器装置70可包含非易失性存储器装置(例如,pram、mram、reram或fram)或nor闪存存储器装置。

系统互连器90可充当用于实现计算机系统中的网络的系统总线(systembus)。cpu10、工作存储器30、输入-输出装置50和辅助存储器装置70可通过系统互连器90电连接到彼此,并且因此数据可在其间交换。然而,系统互连器90可不限于前述配置。例如,系统互连器90可包含用于增加数据通信的效率的额外元件。

图2是说明根据本发明概念的示例性实施例的设计和制造半导体装置的方法的流程图。

参考图2,可使用参考图1描述的计算机系统执行用于半导体集成电路的高层次设计(high-leveldesign)过程(在s110中)。例如,在高层次设计过程中,可以高层次计算机语言(例如,c语言)描述待设计的集成电路。可通过寄存器传输级(registertransferlevel,rtl)编码或模拟更具体地描述通过高层次设计过程设计的电路。此外,通过rtl编码产生的代码可转换成连线表,并且结果可彼此组合以完全地描述半导体装置。可通过模拟工具验证组合的示意性电路。在本发明概念的示例性实施例中,考虑到验证步骤的结果,可进一步执行调整步骤。

可执行布局设计过程以在硅晶片上实现半导体集成电路的逻辑完整形式(在s120中)。例如,可基于在高层次设计过程中准备的示意性电路或对应连线表执行布局设计过程。布局设计过程可包含基于预定设计规则放置和连接从单元库提供的不同标准单元的布线(routing)步骤。扩散阻止图案可在标准单元的至少一个的边界处引入并且可经配置以具有适用于对应标准单元的电气特性的技术特征。此种经重新设计的标准单元可提供于单元库中。

单元库可含有关于多个单元的操作、速度和功率消耗的信息。在本发明概念的示例性实施例中,用于表示门级(gatelevel)中的电路布局的单元库可界定于布局设计工具中或由布局设计工具界定。此处,可准备布局以界定或描述由晶体管和金属互连线构成的图案的形状、位置或尺寸,所述图案实际上将形成于硅晶片上。例如,为了实际上在硅晶片上形成反相器(inverter)电路,可能需要准备或绘制图案的布局(例如,p沟道金属氧化物半导体(p-channelmetaloxidesemiconductor,pmos)、n沟道金属氧化物半导体(n-channelmetaloxidesemiconductor,nmos)、n阱、栅极电极以及其上的金属互连线)。因此,可选择单元库中界定的反相器中的至少一个。

还可执行将选定单元连接到彼此的布线步骤。例如,布线步骤可在选定和安置的标准单元上执行以将所述单元连接到上部互连线。这些步骤可在布局设计工具中自动地或手动地执行。在本发明概念的示例性实施例中,放置标准单元以及将布线结构建立到其上的步骤可通过放置及布线工具(place&routingtool)自动地执行。

在布线步骤之后,可在布局上执行验证步骤以检查是否存在违反设计规则的部分。在本发明概念的示例性实施例中,验证步骤可包含评估验证项目,例如设计规则检查(designrulecheck,drc)、电气规则检查(electricalrulecheck,erc)以及布局与示意图(layoutvs.schematic,lvs)。可执行drc项目的评估以评估布局是否符合设计规则。可执行erc项目的评估以评估在布局中是否存在电气断开的问题。可执行lvs项目的评估以评估布局是否被准备成与门级连线表一致。

可执行光学邻近校正(opticalproximitycorrection,opc)步骤(在s130中)。可执行opc步骤以校正光学邻近效应,当使用基于布局制造的光掩模在硅晶片上执行光刻过程时可能出现所述光学邻近效应。光学邻近效应可以是可能在使用基于布局制造的光掩模的暴露过程中出现的非预期光学效应(例如,折射或衍射)。在opc步骤中,可修改布局以在经设计图案与实际上形成的图案的形状之间具有减少的差异,所述差异可由光学邻近效应引起。由于光学邻近校正步骤,可略微改变布局图案的经设计形状和位置。

可基于通过opc步骤修改的布局制造光掩模(在s140中)。例如,可通过使用布局图案数据图案化在玻璃衬底上提供的铬层来制造光掩模。

制造的光掩模可用于制造半导体装置(在s150中)。在实际制造过程中,可重复地执行暴露和刻蚀步骤,并且因此在布局设计过程中界定的图案可依序形成于半导体衬底上。

图3是说明根据本发明概念的示例性实施例的标准单元布局的一部分的布局图。

参考图3,标准单元布局可包含:用于有源区ar的布局(下文称为有源区ar);用于栅极电极ge的布局(下文称为栅极图案gp);用于导电结构cp的布局(下文称为导电图案cl);用于通孔的布局(下文称为通孔图案v0);以及用于互连线ml的布局(下文称为导线m1)。

有源区ar可以是pmosfet区或nmosfet区。栅极图案gp可跨越有源区ar并且在第一方向d1上延伸。有源区ar中不与栅极图案gp交叠的部分可充当源极/漏极区sd。

导电图案cl可包含连接图案m0和有源触点图案ca。有源触点图案ca可安置于有源区ar上。有源触点图案ca可在与第一方向d1交叉的第二方向d2上与栅极图案gp间隔开。连接图案m0和有源触点图案ca可彼此部分交叠。连接图案m0可在第二方向d2上延伸。

通孔图案v0和导线m1可安置于连接图案m0上。通孔图案v0可与连接图案m0交叠,但是可在第二方向d2上与有源触点图案ca间隔开。导线m1可与通孔图案v0交叠并且可在第一方向d1上延伸。

图4是说明根据本发明概念的示例性实施例的半导体装置的透视图。例如,图4是说明基于图3的布局形成的半导体装置的透视图。

参考图4,可提供具有有源图案fn的衬底100。可根据参考图3描述的有源区ar形成有源图案fn。有源图案fn可包含一对源极/漏极区sd以及源极/漏极区sd之间的沟道区af。

栅极电极ge可安置于沟道区af上以跨越有源图案fn。栅极电极ge可在与衬底100的顶部表面平行的第一方向d1上延伸。栅极电极ge可以是根据参考图3描述的栅极图案gp形成的图案。栅极绝缘图案可插入沟道区af与栅极电极ge之间。栅极电极ge可包含掺杂半导体材料、导电金属氮化物(例如,氮化钛或氮化钽)或金属(例如,铝或钨)。

导电结构cp可提供于源极/漏极区sd中的至少一个上。导电结构cp可包含第一部分p1和第二部分p2。导电结构cp可以是根据先前参考图3描述的导电图案cl形成的图案。例如,第一部分p1可以是根据参考图3描述的连接图案m0形成的图案,并且第二部分p2可以是根据先前参考图3描述的有源触点图案ca形成的图案。

第二部分p2可电连接到源极/漏极区sd。例如,第二部分p2可充当与源极/漏极区sd直接接触的接触插塞。第二部分p2可在与第一方向d1交叉的第二方向d2上与栅极电极ge间隔开。第二部分p2可在第一方向d1上延伸。

第一部分p1可在第二方向d2上从第二部分p2延伸。此外,第一部分p1可包含从第二部分p2的至少一个侧壁(例如,第一侧壁sw1)伸出(protruded)的第一端部分tp1。第一侧壁sw1可以是在第一方向d1上延伸并且面对栅极电极ge的侧壁。换句话说,第一部分p1可具有穿过第二部分p2的顶部部分的形状。

第一部分p1的顶部表面p1t可与第二部分p2的顶部表面p2t基本上共面。第一部分p1的底部表面p1b可位于高于第二部分p2的底部表面p2b的水平面处。换句话说,第一部分的底部表面p1b相对于衬底100的上表面高于第二部分p2的底部表面p2b。另外,第一部分p1的底部表面p1b可位于高于栅极电极ge的顶部表面的水平面处。

第一部分p1和第二部分p2可连接到彼此以构成导电结构cp,所述导电结构以单一主体的形式提供。导电结构cp可包含导电金属氮化物(例如,氮化钛或氮化钽)或金属(例如,铝或钨)。

互连线ml可提供于导电结构cp上。互连线ml可包含在第一方向d1上延伸的线部分li以及将线部分li垂直连接到导电结构cp的触点部分vi。线部分li可以是根据先前参考图3描述的导线m1形成的图案,并且触点部分vi可以是根据先前参考图3描述的通孔图案v0形成的图案。互连线ml可包含导电金属氮化物(例如,氮化钛或氮化钽)或金属(例如,铝或钨)。

当在平面图中观察时,线部分li可在第二方向d2上与第二部分p2间隔开。然而,线部分li可通过触点部分vi和第一部分p1电连接到第二部分p2换句话说,线部分li可电连接到源极/漏极区sd。因此,当线部分li与第二部分p2水平间隔开时,线部分li和第二部分p2可通过第一部分p1电连接到彼此。这可允许电信号通过互连线ml输入到源极/漏极区sd或从源极/漏极区sd输出。

返回参考图3,导电图案cl的连接图案m0可增加将导线m1放置于布局设计过程中的自由度。因此,参考图2描述的布线步骤可轻易地在标准单元布局上执行。

图5是说明根据本发明概念的示例性实施例的标准单元布局的一部分的布局图。在本发明的实施例的以下描述中,出于简洁起见,可不更进一步详细地描述先前参考图3描述的元件。

参考图5,标准单元布局可包含有源区ar、栅极图案gp、导电图案cl、通孔图案v0和导线m1。导电图案cl可包含连接图案m0和栅极触点图案cb。栅极触点图案cb可安置于栅极图案gp上。栅极触点图案cb可与连接图案m0交叠。连接图案m0可具有平行于第二方向d2的纵轴。

通孔图案v0和导线m1可安置于连接图案m0上。通孔图案v0可与连接图案m0交叠,但是可在第二方向d2上与栅极触点图案cb间隔开。导线m1可与通孔图案v0交叠并且可在第一方向d1上延伸。

图6是说明根据本发明概念的示例性实施例的半导体装置的透视图。例如,图6是说明基于图5的布局形成的半导体装置的透视图。在本发明的实施例的以下描述中,出于简洁起见,可不更进一步详细地描述先前参考图4描述的元件。

参考图6,导电结构cp可安置于栅极电极ge上。导电结构cp可包含第一部分p1和第三部分p3。与先前参考图4描述的导电结构cp不同,第三部分p3(而不是第二部分p2)可提供于导电结构cp中。第一部分p1可以是根据先前参考图5描述的连接图案m0形成的图案,并且第三部分p3可以是根据先前参考图5描述的栅极触点图案cb形成的图案。

第三部分p3可电连接到栅极电极ge。例如,第三部分p3可充当与源极/漏极区sd直接接触的接触插塞。第三部分p3可与源极/漏极区sd垂直间隔开。

第一部分p1可在与第二方向d2相反的方向上从第三部分p3延伸。此外,第一部分p1可包含从第三部分p3的两个侧壁(例如,第二侧壁sw2)伸出的第二端部分tp2。换句话说,第一部分p1可具有大于第三部分p3的线宽。

第一部分p1的顶部表面p1t可与第三部分p3的顶部表面p3t基本上共面。第一部分p1的底部表面p1b可高于第三部分p3的底部表面p3b。例如,第一部分p1的底部表面p1b相对于衬底100的上表面高于第三部分p3的底部表面p3b。由于第三部分p3的底部表面p3b位于与栅极电极ge的顶部表面基本上相同的水平面处,因此第一部分p1的底部表面p1b可高于栅极电极ge的顶部表面。

互连线ml可提供于导电结构cp上。当在平面图中观察时,互连线ml的线部分li可在第二方向d2上与第三部分p3间隔开。然而,线部分li可经由触点部分vi和第一部分p1电连接到第三部分p3。例如,线部分li可电连接到栅极电极ge。因此,当线部分li与第三部分p3水平间隔开时,线部分li和第三部分p3可通过第一部分p1电连接到彼此。这可允许电信号通过互连线ml输入或输出到栅极电极ge或从栅极电极ge输出。

图7是说明根据本发明概念的示例性实施例的标准单元布局的一部分的布局图。在本发明的实施例的以下描述中,出于简洁起见,可不更进一步详细地描述先前参考图3和5描述的元件。

参考图7,标准单元布局可包含有源区ar、栅极图案gp、导电图案cl、通孔图案v0和导线m1。导电图案cl可包含连接图案m0、有源触点图案ca和栅极触点图案cb。

有源触点图案ca可安置于有源区ar上,并且栅极触点图案cb可安置于栅极图案gp上。有源触点图案ca和连接图案m0可彼此部分交叠,并且栅极触点图案cb可与连接图案m0交叠。

为了减少图式的复杂性并且为了提供对本发明概念的示例性实施例的更好理解,图7中未示出通孔图案v0和导线m1;然而,所述通孔图案和所述导线可自由地安置于连接图案m0上,例如如先前参考图3和5所描述。

图8是说明根据本发明概念的示例性实施例的半导体装置的透视图。例如,图8是说明基于图7的布局形成的半导体装置的透视图。在本发明的实施例的以下描述中,出于简洁起见,可不更进一步详细地描述先前参考图4和6描述的元件。

参考图8,导电结构cp可安置于衬底100上。导电结构cp可包含第一部分p1、第二部分p2和第三部分p3。第二部分p2可安置于源极/漏极区sd上且电连接到源极/漏极区sd,并且第三部分p3可安置于栅极电极ge上且电连接到栅极电极ge。第一部分p1可在第二方向d2上延伸并且可将第二部分p2和第三部分p3连接到彼此。

第一部分p1的顶部表面p1t、第二部分p2的顶部表面p2t和第三部分p3的顶部表面p3t可基本上彼此共面。第一部分p1的底部表面p1b、第二部分p2的底部表面p2b和第三部分p3的底部表面p3b可相对于衬底100的上表面位于不同高度处。例如,第一部分p1的底部表面p1b可高于第三部分p3的底部表面p3b,并且第三部分p3的底部表面p3b可高于第二部分p2的底部表面p2b。

如先前参考图3和5描述的互连线ml可提供于导电结构cp上。

图9是说明根据本发明概念的示例性实施例的标准单元布局的一部分的布局图。在本发明的实施例的以下描述中,出于简洁起见,可不更进一步详细地描述先前参考图3描述的元件。

参考图9,标准单元布局可包含有源区ar、栅极图案gp、导电图案cl、通孔图案v0和导线m1。导电图案cl可包含连接图案m0和一对有源触点图案ca。

有源触点图案ca可分别安置于有源区ar的相对部分上,所述有源区ar位于栅极图案gp的两侧处。有源触点图案ca中的每一个可与连接图案m0交叠。连接图案m0可跨越栅极图案gp并且在第二方向d2上延伸。

为了减少图式的复杂性并且为了提供对本发明概念的示例性实施例的更好理解,图9中未示出通孔图案v0和导线m1;然而,所述通孔图案和所述导线可自由地安置于连接图案m0上,例如如先前参考图3所描述。

图10是说明根据本发明概念的示例性实施例的半导体装置的透视图。例如,图10是说明基于图9的布局形成的半导体装置的透视图。在本发明的实施例的以下描述中,出于简洁起见,可不更进一步详细地描述先前参考图4描述的元件。

参考图10,导电结构cp可安置于衬底100上。导电结构cp可包含第一部分p1和一对第二部分p2。第二部分p2可分别安置于源极/漏极区sd上且电连接到源极/漏极区sd,所述源极/漏极区sd安置于栅极电极ge的两侧处。此处,第一部分p1可形成为跨越栅极电极ge且在第二方向d2上延伸,并且可用于将第二部分p2连接到彼此。换句话说,第一部分p1可将第二部分p2连接到彼此,所述第二部分p2通过插入其间的栅极电极ge彼此间隔开。

如先前参考图3所描述,互连线ml可提供于导电结构cp上。

图11是说明根据本发明概念的示例性实施例的标准单元布局的一部分的布局图。在本发明的实施例的以下描述中,出于简洁起见,可不更进一步详细地描述先前参考图5描述的元件。

参考图11,标准单元布局可包含有源区ar、栅极图案gp、导电图案cl、通孔图案v0和导线m1。导电图案cl可包含连接图案m0和一对栅极触点图案cb。

栅极触点图案cb可分别安置于栅极图案gp上。栅极触点图案cb可与连接图案m0交叠。连接图案m0可跨越栅极图案gp并且在第二方向d2上延伸。

为了减少图式的复杂性并且为了提供对本发明概念的示例性实施例的更好理解,图11中未示出通孔图案v0和导线m1;然而,所述通孔图案和所述导线可自由地安置于连接图案m0上,例如如先前参考图5所描述。

图12是说明根据本发明概念的示例性实施例的半导体装置的透视图。例如,图12是说明基于图11的布局形成的半导体装置的透视图。在本发明的实施例的以下描述中,出于简洁起见,可不更进一步详细地描述先前参考图6描述的元件。

参考图12,导电结构cp可安置于在衬底100上形成的栅极电极ge上。导电结构cp可包含第一部分p1和一对第三部分p3。第三部分p3可分别电连接到栅极电极ge。此处,第一部分p1可在第二方向d2上延伸以跨越栅极电极ge,并且第三部分p3可通过第一部分p1彼此连接。

如先前参考图3所描述,互连线ml可提供于导电结构cp上。

图13是根据本发明概念的示例性实施例的包含标准单元布局的布局图。在本发明的实施例的以下描述中,出于简洁起见,可不更进一步详细地描述先前参考图3、5、7、9和11描述的元件。

参考图13,布局设计工具可用于并列(sidebyside)安置标准单元布局。举例来说,标准单元布局可包含第一至第三标准单元布局std1、std2和std3。可在第二方向d2上布置第一至第三标准单元布局std1、std2和std3。第一至第三标准单元布局std1、std2和std3中的每一个可包含用于逻辑晶体管的逻辑布局、用于提供于逻辑晶体管上的互连线的互连线布局以及用于将逻辑晶体管和互连线连接到彼此的触点的触点布局。

逻辑布局可包含用于有源区的有源布局。有源布局可包含pmosfet区pr和nmosfet区nr。pmosfet区pr和nmosfet区nr可在与第二方向d2交叉的第一方向d1上彼此间隔开。

逻辑布局可包含用于栅极电极的布局(例如,栅极图案gp),所述布局在第一方向d1上延伸并且跨越pmosfet区pr和nmosfet区nr。栅极图案gp可在第二方向d2上彼此间隔开。pmosfet区pr、nmosfet区nr和栅极图案gp可构成提供于半导体衬底100上的逻辑晶体管。

触点布局可包含:用于下部导电结构的布局(例如,下部导电图案lp),其与pmosfet区pr和nmosfet区nr中的每一个交叠或连接到pmosfet区pr和nmosfet区nr中的每一个;用于连接图案m0的布局(例如,连接图案m0a-m0h);用于有源触点ac的布局(例如,有源触点图案caa-cal),其与下部导电图案lp交叠或连接到下部导电图案lp;以及用于栅极触点gc的布局(例如,栅极触点图案cba-cbh),其与栅极图案gp交叠或连接到栅极图案gp。连接图案m0a-m0h中的每一个可与有源触点图案caa-cal和栅极触点图案cba-cbh中的至少一个交叠或连接到有源触点图案caa-cal和栅极触点图案cba-cbh中的至少一个。另外,用于导电结构cp的布局(例如,导电图案cl1-cl8)可界定在触点布局中。导电图案cl1-cl8可包含第一至第八导电图案cl1-cl8。

互连线布局可包含:用于通孔图案的布局(例如,通孔图案v0);用于互连线的布局(例如,导线m1a-m1g);以及用于电力互连线(powerinterconnectionlines)的布局(例如,电力线pm1和pm2)。第一电力线pm1和第二电力线pm2中的每一个可以是在第二方向d2上延伸的线形结构。第一电力线pm1和第二电力线pm2可通过通孔图案v0连接到一些有源触点图案caa-cal。导线m1a-m1g可通过通孔图案v0连接到一些连接图案m0a-m0h、一些有源触点图案caa-cal和一些栅极触点图案cba-cbh。

现将描述第一标准单元布局std1。例如,第一有源触点图案caa可提供为分别与第一电力线pm1和第二电力线pm2交叠。第一电力线pm1和第二电力线pm2可通过通孔图案v0分别连接到第一有源触点图案caa。第一栅极触点图案cba可提供为与栅极图案gp中的至少一个交叠。第一导线m1a可通过通孔图案v0连接到第一栅极触点图案cba。

一对第一导电图案cl1可安置成邻近于第一导线m1a。所述对第一导电图案cl1可分别安置于pmosfet区pr和nmosfet区nr上。第一导电图案cl1中的每一个可包含第二有源触点图案cab和第一连接图案m0a。第二有源触点图案cab和第一连接图案m0a可彼此部分交叠。第二导线m1b可通过通孔图案v0分别连接到所述对第一导电图案cl1。

一对第二导电图案cl2可安置于第一标准单元布局std1与第二标准单元布局std2之间的边界上。所述对第二导电图案cl2可分别安置于pmosfet区pr和nmosfet区nr上。第二导电图案cl2中的每一个可包含第二栅极触点图案cbb、第二连接图案m0b和第三有源触点图案cac。第二栅极触点图案cbb可与第二连接图案m0b交叠。第三有源触点图案cac和第二连接图案m0b可彼此部分交叠。然而,第二栅极触点图案cbb和第三有源触点图案cac可在第二方向d2上彼此间隔开。第一电力线pm1和第二电力线pm2可通过通孔图案v0分别连接到所述对第二导电图案cl2。

现将描述第二标准单元布局std2。一对第三导电图案cl3可安置于衬底100上。所述对第三导电图案cl3可分别安置于pmosfet区pr和nmosfet区nr上。第三导电图案cl3中的每一个可包含第四有源触点图案cad、第五有源触点图案cae和第三连接图案m0c。第四有源触点图案cad和第五有源触点图案cae可在第二方向d2上通过插入其间的栅极图案gp彼此间隔开。第三连接图案m0c可跨越栅极图案gp并且在第二方向d2上延伸。第四有源触点图案cad和第三连接图案m0c可彼此部分交叠,并且第五有源触点图案cae和第三连接图案m0c可彼此部分交叠。

第四导电图案cl4可安置成邻近于所述对第三导电图案cl3。第四导电图案cl4可安置于pmosfet区pr与nmosfet区nr之间。第四导电图案cl4可包含第三栅极触点图案cbc、第四栅极触点图案cbd和第四连接图案m0d。第三栅极触点图案cbc和第四栅极触点图案cbd可各自与相邻栅极图案gp交叠。第四连接图案m0d可跨越栅极图案gp并且在第二方向d2上延伸。第三栅极触点图案cbc和第四栅极触点图案cbd可与第四连接图案m0d交叠。第三导线m1c可通过通孔图案v0连接到第四导电图案cl4。

一对第六有源触点图案caf可安置于栅极图案gp之间,所述栅极图案gp分别连接到第三栅极触点图案cbc和第四栅极触点图案cbd。所述对第六有源触点图案caf可分别安置于pmosfet区pr和nmosfet区nr上。第四导线m1d可通过通孔图案v0连接到所述对第六有源触点图案caf。

如果省略第四连接图案m0d,那么可不以图13中所示的形状和位置形成第三导线m1c和第四导线m1d。例如,第一导线m1a和第二导线m1b可具有类似于图14b中所示的形状和位置。

一对第五导电图案cl5可安置于第二标准单元布局std2与第三标准单元布局std3之间的边界上。所述对第五导电图案cl5可分别安置于pmosfet区pr和nmosfet区nr上。第五导电图案cl5中的每一个可包含第七有源触点图案cag、第五连接图案m0e、第五栅极触点图案cbe和第八有源触点图案cah。第五栅极触点图案cbe可与第五连接图案m0e交叠。第七有源触点图案cag和第五连接图案m0e可彼此部分交叠,并且第八有源触点图案cah和第五连接图案m0e可彼此部分交叠。第七有源触点图案cag和第八有源触点图案cah以及第五栅极触点图案cbe可在第二方向d2上彼此间隔开。第八有源触点图案cah可在第一方向d1上延伸并且可与电力线pm1和pm2部分交叠。第一电力线pm1和第二电力线pm2可通过通孔图案v0分别连接到所述对第五导电图案cl5。

现将描述第三标准单元布局std3。例如,第六栅极触点图案cbf和第七栅极触点图案cbg可提供于衬底100上。第六栅极触点图案cbf和第七栅极触点图案cbg可安置于pmosfet区pr与nmosfet区nr之间。第六栅极触点图案cbf和第七栅极触点图案cbg可分别与彼此相邻的栅极图案gp交叠。此外,第六栅极触点图案cbf和第七栅极触点图案cbg可与第五导线m1e交叠。第五导线m1e可包含:第一部分,其与第六栅极触点图案cbf和第七栅极触点图案cbg交叠并且在第二方向d2上延伸;以及第二部分,其在第一方向d1上延伸。第五导线m1e可通过通孔图案v0连接到第六栅极触点图案cbf和第七栅极触点图案cbg。

第六导电图案cl6可安置成邻近于第五导线m1e。第六导电图案cl6可安置于pmosfet区pr与nmosfet区nr之间。第六导电图案cl6可包含第八栅极触点图案cbh和第六连接图案m0f。第八栅极触点图案cbh可在第二方向d2上延伸并且可与彼此相邻的一对栅极图案gp交叠。第六连接图案m0f可包含:第一部分,其在第二方向d2上延伸并且与第八栅极触点图案cbh交叠;以及第二部分,其在第一方向d1上延伸。第六连接图案m0f的第二部分可与第六导线m1f交叠。第六导电线m1f可通过通孔图案v0连接到第六导电图案cl6。

第七导电图案cl7可提供于nmosfet区nr上。第七导电图案cl7可包含第九有源触点图案cai、第十有源触点图案caj和第七连接图案m0g。第九有源触点图案cai和第十有源触点图案caj可在第二方向d2上通过插入其间的栅极图案gp彼此间隔开。第七连接图案m0g可包含:第一部分,其在第一方向d1上延伸并且与第九有源触点图案cai交叠;第二部分,其在第一方向d1上延伸并且与第十有源触点图案caj交叠;以及第三部分,其在第二方向d2上延伸并且跨越栅极图案gp。

第八导电图案cl8可安置成邻近于第六导电图案cl6。第八导电图案cl8可从pmosfet区pr延伸到nmosfet区nr。第八导电图案cl8可包含第十一有源触点图案cak、第十二有源触点图案cal和第八连接图案m0h。第十一有源触点图案cak和第十二有源触点图案cal可分别安置于pmosfet区pr和nmosfet区nr上。第十一有源触点图案cak可与第六导线m1f交叠。第八连接图案m0h可包含:第一部分,其在第二方向d2上延伸并且与第十一有源触点图案cak交叠;第二部分,其在第二方向d2上延伸并且与第十二有源触点图案cal交叠;以及第三部分,其在第一方向d1上延伸并且将第一和第二部分连接到彼此。第八连接图案m0h的第一部分可跨越栅极图案gp中的至少一个。此外,第八连接图案m0h和第七导线m1g可彼此部分交叠。第七导线m1g可通过通孔图案v0连接到第八连接图案m0h。

在上述所述对第一导电图案cl1中,一对第二有源触点图案cab可通过第一连接图案m0a和第二导线m1b连接到彼此。在第八导电图案cl8中,第十一有源触点图案cak和第十二有源触点图案cal可仅通过第八连接图案m0h电连接到彼此。

迄今为止,已描述安置于第一至第三标准单元布局std1、std2和std3上的第一至第八导电图案cl1-cl8的实例。然而,本发明概念可不限于此。例如,有源触点图案、栅极触点图案和连接图案就其形状和位置而言可改变,并且可通过各种方式连接到彼此。

图14a是说明根据本发明概念的示例性实施例的图13的区域“m”的布局图。图14b是说明根据比较实例的图13的区域“m”的布局图。

参考图14a,第一栅极触点图案cba、所述对第一导电图案cl1以及先前已参考图13描述的第一导线m1a和第二导线m1b可安置于衬底100上。第一导线m1a可通过通孔图案v0连接到第一栅极触点图案cba。第一导电图案cl1中的每一个可包含第二有源触点图案cab和第一连接图案m0a。第一连接图案m0a和第二导线m1b可彼此部分交叠。因此,第二导电线m1b可通过通孔图案v0连接到所述对第一连接图案m0a。

第一导线m1a和第二导线m1b中的每一个可包含用于建立到上部互连线的布线路径的引脚区(pinregion)pi。举例来说,第一导线m1a和第二导线m1b中的每一个可包含五个引脚区pi,所述引脚区平行于其纵轴或在第一方向d1上布置。换句话说,第一导线m1a和第二导线m1b可包含十个引脚区pi。

参考图14b,第一栅极触点图案cba、一对第二有源触点图案cab以及第一导线m1a和第二导线m1b可安置于衬底上。然而,与图14a不同,图14b不包含第一连接图案m0a。第二导线m1b可包含:第一部分,其在第一方向d1上延伸;以及第二部分,其在第二方向d2上延伸并且分别与所述对第二有源触点图案cab交叠。第二导线m1b可通过通孔图案v0连接到所述对第二有源触点图案cab。

第一导线m1a和第二导线m1b中的每一个可包含用于建立到上部互连线的布线路径的引脚区pi。归因于第二导线m1b的第二部分,第一导线m1a在第一方向d1上的长度可短于图14a的第一导线m1a的长度。因此,第一导线m1a可包含(例如)三个引脚区pi,并且第二导线m1b可包含五个引脚区pi。因此,第一导线m1a和第二导线m1b可包含八个引脚区pi。换句话说,在第一导线m1a和第二导线m1b上的引脚区pi的数目可小于参考图14a描述的实施例中的数目。

图15a是根据本发明概念的示例性实施例的图13的区域“n”的布局图。图15b是说明根据比较实例的图13的区域“n”的布局图。

参考图15a,第六导电图案cl6、第八导电图案cl8以及先前参考图13描述的第六导线m1f和第七导线m1g可安置于衬底100上。第六导电图案cl6可包含第八栅极触点图案cbh和第六连接图案m0f。第八导电图案cl8可包含第十一有源触点图案cak、第十二有源触点图案cal和第八连接图案m0h。第六连接图案m0f和第六导线m1f可彼此部分交叠,并且第八连接图案m0h和第七导线m1g可彼此部分交叠。因此,第六导线m1f可通过通孔图案v0连接到第六连接图案m0f,并且第七导线m1g可通过通孔图案v0连接到第八连接图案m0h。

第六导线m1f和第七导线m1g中的每一个可包含用于建立到上部互连线的布线路径的引脚区pi。举例来说,第六导线m1f和第七导线m1g中的每一个可包含五个引脚区pi,所述引脚区平行于其纵轴或在第一方向d1上布置。换句话说,第六导线m1f和第七导线m1g可包含十个引脚区pi。

参考图15b,第六导电图案cl6、第十一有源触点图案cak、第十二有源触点图案cal以及第六导线m1f和第七导线m1g可安置于衬底上。然而,与图15a不同,图15b不包含第八连接图案m0h。第七导线m1g可包含:第一部分,其在第一方向d1上延伸;以及第二部分,其在第二方向d2上延伸并且分别与第十一有源触点图案cak和第十二有源触点图案cal交叠。第七导线m1g可通过通孔图案v0连接到第十一有源触点图案cak和第十二有源触点图案cal中的每一个。

第六导线m1f和第七导线m1g中的每一个可包含用于建立到上部互连线的布线路径的引脚区pi。归因于第七导线m1g的第二部分,第六导线m1f在第一方向d1上的长度可短于图15a中的第六导线m1f的长度。因此,第六导线m1f可包含(例如)三个引脚区pi,并且第七导线m1g可包含五个引脚区pi。因此,第六导线m1f和第七导线m1g可包含八个引脚区pi。换句话说,在第六导线m1f和第七导线m1g上的引脚区pi的数目可小于参考图15a描述的实施例中的数目。

如参考图14和15所描述,根据本发明概念的示例性实施例的标准单元布局可包含额外连接图案以及有源触点图案和栅极触点图案。因此,可在放置用于互连线或导线的布局时增加自由度并且增加用于建立到上部互连线的布线路径的引脚区面积。换句话说,连接图案可使得可建构布线结构更容易。

图16是说明根据发明概念的示例性实施例的半导体装置的平面图。图17a至17r分别是沿着图16的线a-a'、b-b'、c-c'、d-d'、e-e'、f-f'、g-g'、h-h'、i-i'、j-j'、k-k'、l-l'、m-m'、n-n'、o-o'、p-p'、q-q'和r-r'截取的截面图。例如,图16和图17a至17r说明基于图13的标准单元布局形成的半导体装置的实例。在本发明的实施例的以下描述中,出于简洁起见,可不再进一步详细地描述先前参考图4、6、8、10和12描述的元件。

在参考图16和17a至17r将描述的半导体装置中,半导体装置的每个元件可通过图2的光刻过程s150集成在半导体衬底100上,并且因此所述元件可不与构成图13的标准单元布局的对应图案相同。半导体装置可以是(例如)片上系统(system-on-chip)。

参考图16和17a至17r,第二装置隔离图案st2可提供于衬底100上以界定pmosfet区pr和nmosfet区nr。第二装置隔离图案st2可提供于衬底100的上部部分中。在本发明概念的示例性实施例中,衬底100可以是硅衬底、锗衬底或绝缘体上硅(silicon-on-insulator,soi)衬底。

pmosfet区pr和nmosfet区nr可通过插入其间的第二装置隔离图案st2在平行于衬底100的顶部表面的第一方向d1上彼此间隔开。尽管pmosfet区pr和nmosfet区nr中的每一个被说明为单个区域,但是pmosfet区pr和nmosfet区nr中的每一个可包含通过第二装置隔离图案st2彼此间隔开的多个区域。

多个第一有源图案fn1可提供于pmosfet区pr上以在与第一方向d1交叉的第二方向d2上延伸,并且多个第二有源图案fn2可提供于nmosfet区nr上以在第二方向d2上延伸。第一有源图案fn1和第二有源图案fn2可以是衬底100的一部分并且可具有凸出形状(protrudingshape)。换句话说,所述有源图案可从衬底100突出。可在第一方向d1上布置第一有源图案fn1和第二有源图案fn2。在第二方向d2上延伸的第一装置隔离图案st1可安置于第一有源图案fn1和第二有源图案fn2中的每一个的两侧处。

在第一装置隔离图案st1之间,第一有源图案fn1和第二有源图案fn2的上部部分可相对于第一装置隔离图案st1垂直突出。换句话说,第一有源图案fn1和第二有源图案fn2的上部部分中的每一个在第一装置隔离图案st1之间可具有鳍形形状。

第二装置隔离图案st2可基本上连接到第一装置隔离图案st1以形成单个绝缘图案。第二装置隔离图案st2可比第一装置隔离图案st1厚。在这种情况下,第一装置隔离图案st1和第二装置隔离图案st2可通过不同过程形成。举例来说,第一装置隔离图案st1和第二装置隔离图案st2可由氧化硅层制成或包含氧化硅层。

栅极电极ge可提供于第一有源图案fn1和第二有源图案fn2上以在第一方向d1上延伸并且跨越第一有源图案fn1和第二有源图案fn2。栅极电极ge可在第二方向d2上彼此间隔开。栅极电极ge中的每一个可在第一方向d1上延伸并且跨越pmosfet区pr、第二装置隔离图案st2和nmosfet区nr。

在本发明概念的示例性实施例中,虚拟栅极电极dm可分别提供于第一标准单元stdc1与第二标准单元stdc2之间的边界上以及第二标准单元stdc2与第三标准单元stdc3之间的边界上。虚拟栅极电极dm中的每一个可通过第二装置隔离图案st2分成两个电极,但是本发明概念可不限于此。虚拟栅极电极dm可具有与栅极电极ge基本上相同的结构并且可由与栅极电极ge基本上相同的材料构成。在电路中,虚拟栅极电极dm可充当晶体管的导线。

栅极绝缘图案gi可提供于栅极电极ge中的每一个下方,并且栅极隔片gs可提供于栅极电极ge中的每一个的两侧。此外,可提供顶盖图案cp以覆盖栅极电极ge中的每一个的顶部表面。然而,在本发明概念的示例性实施例中,顶盖图案cp可从栅极电极ge的顶部表面的一部分中部分移除,下文将描述的栅极触点gc连接到所述部分。栅极绝缘图案gi可垂直延伸以覆盖栅极电极ge的两个侧壁。例如,栅极绝缘图案gi可插入到栅极电极ge与栅极隔片gs之间。可提供第一至第三层间绝缘层110-130以覆盖第一有源图案fn1和第二有源图案fn2以及栅极电极ge。

栅极电极ge可由掺杂半导体材料、导电金属氮化物或金属形成或包含掺杂半导体材料、导电金属氮化物或金属。栅极绝缘图案gi可由氧化硅层、氮氧化硅层或高介电常数材料构成或包含氧化硅层、氮氧化硅层或高介电常数材料,所述高介电常数材料的介电常数低于氧化硅的介电常数。顶盖图案cp和栅极隔片gs中的每一个可包含氧化硅层、氮化硅层或氮氧化硅层。第一至第三层间绝缘层110-130中的每一个可包含氧化硅层或氮氧化硅层。

源极/漏极区sd可提供于第一有源图案fn1和第二有源图案fn2的上部部分上或第一有源图案fn1和第二有源图案fn2的上部部分中。pmosfet区pr上的源极/漏极区sd可以是p型杂质区,且nmosfet区nr上的源极/漏极区sd可以是n型杂质区。沟道区af可提供于分别与栅极电极ge交叠的第一有源图案fn1和第二有源图案fn2中的每一个的上部部分中。沟道区af中的每一个可插入源极/漏极区sd之间。

源极/漏极区sd可以是通过选择性外延生长过程形成的外延图案。因此,源极/漏极区sd可具有位于高于沟道区af的水平面处的顶部表面。源极/漏极区sd可包含与衬底100的半导体元件不同的半导体元件。举例来说,源极/漏极区sd可由具有不同于(例如,大于或小于)衬底100的晶格常数的半导体材料构成或包含所述半导体材料。因此,源极/漏极区sd可在沟道区af上施加压缩应力或拉伸应力。

下部导电结构ts可提供于栅极电极ge之间的pmosfet区pr和nmosfet区nr上。下部导电结构ts可以是根据图13的下部导电图案lp形成的图案。下部导电结构ts可提供于第一层间绝缘层110中并且可直接连接到源极/漏极区sd。下部导电结构ts可在第一方向d1上延伸。当在平面图中观察时,下部导电结构ts中的每一个可与第一电力互连线pl1或第二电力互连线pl2部分交叠。下部导电结构ts可具有与第一层间绝缘层110的顶部表面基本上共面的顶部表面。在本发明的实施例中,下部导电结构ts中的每一个被说明为与多个源极/漏极区sd接触,但是本发明概念可不限于此。举例来说,下部导电结构ts中的至少一个可与源极/漏极区sd中的一个或两个接触。下部导电结构ts可由掺杂半导体材料、导电金属氮化物、金属或金属硅化物构成或包含掺杂半导体材料、导电金属氮化物、金属或金属硅化物。

导电结构gc、ac和cp1-cp8可提供于第二层间绝缘层120中。导电结构gc、ac和cp1-cp8可包含栅极触点gc、有源触点ac和第一至第八导电结构cp1-cp8。导电结构gc、ac和cp1-cp8可以是根据图13的连接图案m0a-m0h、有源触点图案caa-cal和栅极触点图案cba-cbh形成的图案。导电结构gc、ac和cp1-cp8可包含导电金属氮化物或金属。

导电结构gc、ac和cp1-cp8可具有与第二层间绝缘层120的顶部表面基本上共面的顶部表面。另外,有源触点ac可具有与第二层间绝缘层120的底部表面基本上共面的底部表面。栅极触点gc的底部表面可低于第二层间绝缘层120的底部表面。换句话说,栅极触点gc的底部表面可低于有源触点ac的底部表面。下文将更详细地描述第一至第八导电结构cp1-cp8。

阻挡层图案bl可分别插入第二层间绝缘层120与导电结构gc、ac和cp1-cp8之间。除了导电结构gc、ac和cp1-cp8的顶部表面之外,阻挡层图案bl可直接覆盖导电结构gc、ac和cp1-cp8的侧面和底部表面。阻挡层图案bl可包含金属氮化物,以防止导电结构gc、ac和cp1-cp8中的金属元素扩散。例如,阻挡层图案bl可由氮化钛构成或包含氮化钛。

第一电力互连线pl1和第二电力互连线pl2以及第一至第六互连线ml1-ml6可提供于第三层间绝缘层130中。第一电力互连线pl1和第二电力互连线pl2可以是根据图13的电力线pm1和pm2形成的图案,并且第一至第六互连线ml1-ml6可以是根据图13的导线m1a-m1f形成的图案。

第一电力互连线pl1和第二电力互连线pl2中的每一个以及第一至第六互连线ml1-ml6中的每一个可包含:线部分li,其平行于衬底100的顶部表面延伸;以及触点部分vi,其垂直连接到导电结构gc、ac和cp1-cp8。触点部分vi可以是根据图13的通孔图案v0形成的图案。

阻挡层图案bl可分别插入第三层间绝缘层130与第一电力互连线pl1和第二电力互连线pl2之间以及第三层间绝缘层130与第一至第六互连线ml1-ml6之间。阻挡层图案bl可包含金属氮化物以防止金属元素扩散。例如,阻挡层图案bl可由氮化钛构成或包含氮化钛。

将参考图16和17a至17e描述第一标准单元stdc1。一对有源触点ac可提供于下部导电结构ts上,所述下部导电结构安置于第一电力互连线pl1或第二电力互连线pl2下方。换句话说,当在截面图中观察时,所述对有源触点交流可插入第一电力互连线pl1或第二电力互连线pl2与下部导电结构ts之间。所述对有源触点ac可以是根据图13的所述对第一有源触点图案caa形成的图案。所述对有源触点ac可电连接到第一电力互连线pl1和第二电力互连线pl2。施加到第一电力互连线pl1和第二电力互连线pl2的电力或接地电压可通过所述对有源触点ac(例如,参看图17d)施加到下部导电结构ts。此处,由于当在平面图中观察时,下部导电结构ts可与第一电力互连线pl1和第二电力互连线pl2交叠,因此电力或接地电压可通过垂直和直线电流路径施加到下部导电结构ts。

栅极触点gc可提供于第一标准单元stdc1的至少一个栅极电极ge上。栅极触点gc可提供于pmosfet区pr与nmosfet区nr之间的第二装置隔离图案st2上。栅极触点gc可以是根据图13的第一栅极触点图案cba形成的图案。第一互连线ml1可提供于栅极触点gc上并且连接到栅极触点gc。例如,第一互连线ml1和栅极电极ge可通过栅极触点gc电连接到彼此。

一对第一导电结构cp1可分别提供于第一标准单元stdc1的pmosfet区pr和nmosfet区nr上。所述对第一导电结构cp1可以是根据图13的所述对第一导电图案cl1形成的图案。第一导电结构cp1中的每一个可包含第一部分p1和第二部分p2。

第一部分p1可以是根据图13的第一连接图案m0a形成的图案,并且第二部分p2可以是根据图13的第二有源触点图案cab形成的图案。例如,第二部分p2可连接到下部导电结构ts,并且第一部分p1可在平行于衬底100的顶部表面的方向上从第二部分p2延伸。

第一导电结构cp1可类似于先前参考图4描述的导电结构cp。然而,根据本发明的实施例的半导体装置可进一步包含提供于有源区ar与第一导电结构cp1之间的下部导电结构ts。例如,第一部分p1和第二部分p2可具有彼此基本上共面的顶部表面,但是第一部分p1的底部表面可高于第二部分p2的底部表面。第二部分p2的底部表面可位于与有源触点ac的底部表面基本上相同的高度处。

第二互连线ml2可提供于第一导电结构cp1上并且连接到第一导电结构cp1。换句话说,第二互连线ml2和下部导电结构ts可通过第一导电结构cp1电连接到彼此。另外,pmosfet区pr上的源极/漏极区sd可通过下部导电结构ts、第一导电结构cp1和第二互连线ml2电连接到nmosfet区nr上的源极/漏极区sd。

将参考图16和17f至17h描述提供于第一标准单元stdc1与第二标准单元stdc2之间的接口处的第二导电结构cp2。一对第二导电结构cp2可分别提供于pmosfet区pr和nmosfet区nr上。所述对第二导电结构cp2可以是根据图13的所述对第二导电图案cl2形成的图案。第二导电结构cp2中的每一个可包含第一部分p1、第二部分p2和第三部分p3。

第一部分p1可以是根据图13的第二连接图案m0b形成的图案,第二部分p2可以是根据图13的第三有源触点图案cac形成的图案,并且第三部分p3可以是根据图13的第二栅极触点图案cbb形成的图案。例如,第二部分p2可连接到下部导电结构ts,并且第三部分p3可连接到栅极电极ge。第一部分p1可在平行于衬底100的顶部表面的方向上延伸并且将第二部分p2和第三部分p3连接到彼此。

第二导电结构cp2可类似于先前参考图8描述的导电结构cp。例如,第一部分p1、第二部分p2和第三部分p3可具有彼此基本上共面的顶部表面。然而,第一部分p1、第二部分p2和第三部分p3可具有位于不同高度处的底部表面。例如,第二部分p2的底部表面可高于第三部分p3的底部表面,并且第一部分p1的底部表面可高于第二部分p2的底部表面。第三部分p3的底部表面可位于与栅极触点gc的底部表面基本上相同的高度处。

第一电力互连线pl1和第二电力互连线pl2可通过第二部分p2分别连接到第二导电结构cp2。换句话说,第一电力互连线pl1和第二电力互连线pl2可通过第二导电结构cp2电连接到下部导电结构ts和栅极电极ge。

将参考图16和17i至17m描述第二标准单元stdc2。一对第三导电结构cp3可提供为邻近于所述对第二导电结构cp2中的每一个。所述对第三导电结构cp3可分别提供于pmosfet区pr和nmosfet区nr上。所述对第三导电结构cp3可以是根据图13的所述对第三导电图案cl3形成的图案。第三导电结构cp3中的每一个可包含第一部分p1和一对第二部分p2。

第一部分p1可以是根据图13的第三连接图案m0c形成的图案,并且第二部分p2可以是分别根据图13的第四有源触点图案cad和第五有源触点图案cae形成的图案。例如,所述对第二部分p2可分别连接到一对下部导电结构ts,所述对下部导电结构安置成通过插入其间的栅极电极ge彼此相邻。第一部分p1可平行于衬底100的顶部表面延伸并且可将第二部分p2连接到彼此。

第三导电结构cp3可类似于先前参考图10描述的导电结构cp。例如,第一部分p1和第二部分p2可具有彼此基本上共面的顶部表面,但是第一部分p1的底部表面可高于第二部分p2的底部表面。由于第一部分p1的底部表面高于下部导电结构ts的顶部表面和栅极电极ge的顶部表面,因此第三导电结构cp3可将下部导电结构ts电连接到彼此,所述下部导电结构在第二方向d2上彼此间隔开。因此,栅极电极ge未短路。换句话说,第三导电结构cp3可各自充当用于电连接源极/漏极区sd的跳线,所述源极/漏极区sd在第二方向d2上彼此分离。

第四导电结构cp4可提供于第二标准单元stdc2的相邻的一对栅极电极ge上。第四导电结构cp4可提供于pmosfet区pr与nmosfet区nr之间的第二装置隔离图案st2上。第四导电结构cp4可以是根据图13的第四导电图案cl4形成的图案。第四导电结构cp4可包含第一部分p1和一对第三部分p3。

第一部分p1可以是根据图13的第四连接图案m0d形成的图案,并且第三部分p3可以是分别根据图13的第三栅极触点图案cbc和第四栅极触点图案cbd形成的图案。例如,所述对第三部分p3可分别连接到所述对栅极电极ge。第一部分p1可平行于衬底100的顶部表面延伸并且可将第三部分p3连接到彼此。

第四导电结构cp4可类似于先前参考图12描述的导电结构cp。例如,第一部分p1和第三部分p3可具有彼此基本上共面的顶部表面,但是第一部分p1的底部表面可高于第三部分p3的底部表面。由于第一部分p1的底部表面高于下部导电结构ts的顶部表面,因此第三导电结构cp3可将所述对栅极电极ge电连接到彼此,而不会使邻近于其的下部导电结构ts短路。

第三互连线ml3可提供于第四导电结构cp4上并且连接到第四导电结构cp4。当在平面图中观察时,第三互连线ml3可在第二方向d2上与所述对栅极电极ge间隔开。当在平面图中第三互连线ml3不与所述对栅极电极ge中的至少一个交叠时,第三互连线ml3可通过第一部分p1电连接到所述对栅极电极ge。

一对有源触点ac可分别提供于邻近于第四导电结构cp4的pmosfet区pr和nmosfet区nr上。所述对有源触点ac可以是根据图13的所述对第六有源触点图案caf形成的图案。

第四互连线ml4可提供于所述对有源触点ac上并且连接到所述对有源触点ac。当在平面图中观察时,第四互连线ml4可跨越第四导电结构cp4并且在第一方向d1上延伸。由于第四互连线ml4的线部分li的底部表面高于第四导电结构cp4的顶部表面,因此第四互连线ml4可与第四导电结构cp4垂直分离。

将参考图16和17n描述提供于第二标准单元stdc2与第三标准单元stdc3之间的接口处的第五导电结构cp5。一对第五导电结构cp5可分别提供于pmosfet区pr和nmosfet区nr上。所述对第五导电结构cp5可以是根据图13的所述对第五导电图案cl5形成的图案。第五导电结构cp5中的每一个可包含第一部分p1、第二部分p2和第三部分p3。

第一部分p1可以是根据图13的第五连接图案m0e形成的图案,第二部分p2可以是分别根据图13的第七有源触点图案cag和第八有源触点图案cah形成的图案,并且第三部分p3可以是根据图13的第五栅极触点图案cbe形成的图案。例如,第二部分p2可连接到彼此相邻的一对下部导电结构ts,并且第三部分p3可连接到所述对下部导电结构ts之间的栅极电极ge。换句话说,当在平面图中观察时,第三部分p3可插入第二部分p2之间。当在平面图中观察时,第二部分p2中的一个与另一个相比可在第一方向d1上更远地延伸,并且因此其可与第一电力互连线pl1或第二电力互连线pl2交叠。第一部分p1可在第二方向d2上延伸并且可将第二部分p2和第三部分p3连接到彼此。除了提供多个第二部分p2之外,第五导电结构cp5可类似于上述第二导电结构cp2。

将参考图16和17o至17r描述第三标准单元stdc3。第一栅极群组gg1和第二栅极群组gg2可提供于第三标准单元stdc3上。第一栅极群组gg1和第二栅极群组gg2中的每一个可包含安置成彼此相邻的一对栅极电极ge。此外,第一栅极群组gg1和第二栅极群组gg2可彼此相邻。

一对栅极触点gc可分别提供于第一栅极群组gg1的所述对栅极电极ge上。此外,第六导电结构cp6可提供于第二栅极群组gg2上。所述对栅极触点gc可以是分别根据图13的第六栅极触点图案cbf和第七栅极触点图案cbg形成的图案。第六导电结构cp6可以是根据图13的第六导电图案cl6形成的图案。第六导电结构cp6可包含第一部分p1和第三部分p3。

第一部分p1可以是根据图13的第六连接图案m0f形成的图案,并且第三部分p3可以是根据图13的第八栅极触点图案cbh形成的图案。第三部分p3可在第二方向d2上延伸并且可连接到第二栅极群组gg2的所述对栅极电极ge中的两个栅极电极。第六导电结构cp6的第一部分p1可包含在第二方向d2上延伸的第一延伸部分hp1以及在第一方向d1上延伸的第二延伸部分hp2。第一延伸部分hp1可与第三部分p3交叠。在这种情况下,第一延伸部分hp1和第三部分p3可连接到彼此以构成单个主体。

第五互连线ml5可提供于所述对栅极触点gc上,并且第六互连线ml6可提供于第六导电结构cp6上。第五互连线ml5可包含在第一方向d1上延伸的第一区以及在第二方向d2上从第一区延伸的第二区。当在平面图中观察时,第五互连线ml5的第二区可与所述对栅极触点gc交叠。第五互连线ml5可通过第二区连接到所述对栅极触点gc。

当在平面图中观察时,第六导电结构cp6的第二延伸部分hp2可与第六互连线ml6部分交叠。第六互连线ml6可通过第二延伸部分hp2连接到第六导电结构cp6。

第七导电结构cp7可提供于将邻近于所述对栅极触点gc和第六导电结构cp6的nmosfet区nr上。第七导电结构cp7可以是根据图13的第七导电图案cl7形成的图案。第七导电结构cp7可包含第一部分p1和一对第二部分p2。第七导电结构cp7可类似于上文描述的第三导电结构cp3。

第一部分p1可以是根据图13的第七连接图案m0g形成的图案,并且第二部分p2可以是分别根据图13的第九有源触点图案cai和第十有源触点图案caj形成的图案。第二部分p2可通过插入其间的栅极电极ge中的至少一个彼此间隔开。第七导电结构cp7的第一部分p1可包含在第二方向d2上延伸的第一延伸部分hp1以及在第一方向d1上延伸的一对第二延伸部分hp2。所述对第二延伸部分hp2可分别与所述对第二部分p2交叠。换句话说,第一部分p1可将所述对第二部分p2连接到彼此。

第八导电结构cp8可提供为邻近于第七导电结构cp7。第八导电结构cp8可从pmosfet区pr延伸到nmosfet区nr。第八导电结构cp8可以是根据图13的第八导电图案cl8形成的图案。第八导电结构cp8可包含第一部分p1和一对第二部分p2。

第一部分p1可以是根据图13的第八连接图案m0h形成的图案,并且第二部分p2可以是分别根据图13的第十一有源触点图案cak和第十二有源触点图案cal形成的图案。

例如,第二部分p2可分别连接到pmosfet区pr上的下部导电结构ts和nmosfet区nr上的下部导电结构ts。举例来说,当在平面图中观察时,pmosfet区pr上的第二部分p2可与第六互连线ml6交叠。

第八导电结构cp8的第一部分p1可包含在第二方向d2上延伸的一对第一延伸部分hp1以及在第一方向d1上延伸的第二延伸部分hp2。所述对第一延伸部分hp1可分别与所述对第二部分p2交叠。例如,可提供pmosfet区pr上的第一延伸部分hp1以跨越栅极电极ge中的至少一个。换句话说,第一部分p1可将所述对第二部分p2连接到彼此。因此,pmosfet区pr上的源极/漏极区sd和nmosfet区nr上的源极/漏极区sd可通过下部导电结构ts和第八导电结构cp8电连接到彼此。

在上文所描述的第一导电结构cp1的情况下,pmosfet区pr上的源极/漏极区sd和nmosfet区nr上的源极/漏极区sd可通过第二互连线ml2在第一方向d1上连接到彼此。在第八导电结构cp8的情况下,pmosfet区pr上的源极/漏极区sd和nmosfet区nr上的源极/漏极区sd可通过第八导电结构cp8的第一部分p1在第一方向d1上电连接到彼此。

第七互连线ml7可提供于第八导电结构cp8上。当在平面图中观察时,第八导电结构cp8的第二延伸部分hp2可与第七互连线ml7部分交叠。第七互连线ml7可通过第二延伸部分hp2连接到第八导电结构cp8。

图18a和18b是用于说明根据本发明概念的示例性实施例的半导体装置的沿着图16的线a-a'截取的截面图。图18c是用于说明根据本发明概念的示例性实施例的半导体装置的沿着图16的线f-f'截取的截面图。在本发明的实施例的以下描述中,出于简洁起见,可不更进一步详细地描述先前参考图16和图17a至17p描述的元件。

参考图16和18a,可提供第一导电结构cp1。与图17a的第一导电结构cp1不同,第一导电结构cp1可进一步包含第一垂直延伸部分vp1。例如,第一导电结构cp1的第二部分p2可包含朝向衬底100垂直延伸的第一垂直延伸部分vp1。可提供第一垂直延伸部分vp1以覆盖下部导电结构ts的侧壁的上部部分。第一垂直延伸部分vp1的底部表面可低于下部导电结构ts的顶部表面。当在平面图中观察时,第一垂直延伸部分vp1可与第一导电结构cp1的第一部分p1交叠。

参考图16和18b,可提供第一导电结构cp1。与图17a的第一导电结构cp1不同,第一导电结构cp1可进一步包含一对第一垂直延伸部分vp1。例如,第一导电结构cp1的第二部分p2可包含朝向衬底100垂直延伸的所述对第一垂直延伸部分vp1。可提供所述对第一垂直延伸部分vp1以覆盖下部导电结构ts的两个侧壁的上部部分。第一垂直延伸部分vp1的底部表面可低于下部导电结构ts的顶部表面。当在平面图中观察时,第一垂直延伸部分vp1可与第一导电结构cp1的第一部分p1交叠。

参考图16和18c,可提供第二导电结构cp2。与图17f的第二导电结构cp2不同,第二导电结构cp2可进一步包含第一垂直延伸部分vp1和第二垂直延伸部分vp2。例如,第二导电结构cp2的第二部分p2可包含朝向衬底100垂直延伸的第一垂直延伸部分vp1,并且第二导电结构cp2的第三部分p3可包含朝向衬底100垂直延伸的第二垂直延伸部分vp2。可提供第一垂直延伸部分vp1以覆盖下部导电结构ts的侧壁的上部部分。第一垂直延伸部分vp1的底部表面可低于下部导电结构ts的顶部表面。可提供第二垂直延伸部分vp2以覆盖栅极电极ge的侧壁的上部部分。第二垂直延伸部分vp2的底部表面可低于栅极电极ge的顶部表面。当在平面图中观察时,第一垂直延伸部分vp1和第二垂直延伸部分vp2可与第二导电结构cp2的第一部分p1交叠。

图19、21、23、25、27、29和31是说明根据本发明概念的示例性实施例的制造半导体装置的方法的平面图。图20a、22a、24a、26a、28a、30a和32a分别是沿着图19、21、23、25、27、29和31的线a-a'截取的截面图,图20b、22b、24b、26b、28b、30b和32b分别是沿着图19、21、23、25、27、29和31的线b-b'截取的截面图,图22c、24c、26c、28c、30c和32c分别是沿着图21、23、25、27、29和31的线c-c'截取的截面图,图28d、30d和32d分别是沿着图27、29和31的线d-d'截取的截面图,并且图30e和32e分别是沿着图29和31的线e-e'截取的截面图。下文将描述使用图13的标准单元布局制造半导体装置的方法。为简单起见,以下描述将参考涉及使用图16的第一标准单元stdc1的制造方法的实例;然而,此方法可应用于其它标准单元(例如,stdc2、stdc3等)。

参考图19、20a和20b,可提供衬底100。在本发明概念的示例性实施例中,衬底100可以是硅衬底、锗衬底或绝缘体上硅(silicon-on-insulator,soi)衬底。有源图案fn可形成于衬底100的上部部分中。可形成第一装置隔离图案st1以填充有源图案fn之间的间隙。第一装置隔离图案st1可凹入以曝露有源图案fn的上部部分。第二装置隔离图案st2可形成于衬底100上以界定pmosfet区pr与nmosfet区nr之间的边界。在本发明概念的示例性实施例中,当形成第二装置隔离图案st2时,有源图案fn可从除了pmosfet区pr和nmosfet区nr之外的区域中移除。pmosfet区pr上的有源图案fn可被称为“第一有源图案fn1”,并且nmosfet区nr上的有源图案fn可被称为“第二有源图案fn2”。

第一装置隔离图案st1和第二装置隔离图案st2可通过浅沟槽隔离(shallowtrenchisolation,sti)过程形成。第一装置隔离图案st1和第二装置隔离图案st2可由氧化硅形成或包含氧化硅。第一装置隔离图案st1可形成为具有小于第二装置隔离图案st2的深度。在这种情况下,第一装置隔离图案st1和第二装置隔离图案st2可通过不同过程形成。在本发明概念的示例性实施例中,第一装置隔离图案st1可形成为具有与第二装置隔离图案st2基本上相同的深度。例如,第一装置隔离图案st1和第二装置隔离图案st2可通过相同过程以基本上相同的时间形成。

参考图21和22a至22c,栅极电极ge可形成为跨越第一有源图案fn1和第二有源图案fn2并且在第一方向d1上延伸。栅极电极ge可在第二方向d2上彼此间隔开。栅极绝缘图案gi可形成于栅极电极ge中的每一个下方,并且栅极隔片gs可形成于栅极电极ge中的每一个的两个侧表面上。另外,可形成顶盖图案cp以覆盖栅极电极ge中的每一个的顶部表面。

例如,栅极电极ge的形成可包含形成牺牲图案以跨越第一有源图案fn1和第二有源图案fn2;在牺牲图案的两侧处形成栅极隔片gs;以及用栅极电极ge替换牺牲图案。

栅极电极ge可由掺杂半导体材料、导电金属氮化物或金属形成或包含掺杂半导体材料、导电金属氮化物或金属。栅极绝缘图案gi可由氧化硅层、氮氧化硅层或高介电常数材料构成或包含氧化硅层、氮氧化硅层或高介电常数材料,所述高介电常数材料的介电常数低于氧化硅的介电常数。顶盖图案cp和栅极隔片gs中的每一个可由氧化硅层、氮化硅层或氮氧化硅层形成或包含氧化硅层、氮化硅层或氮氧化硅层。

源极/漏极区sd可形成于第一有源图案fn1和第二有源图案fn2的上部部分上或第一有源图案fn1和第二有源图案fn2的上部部分中。pmosfet区pr上的源极/漏极区sd可掺杂有p型杂质,而nmosfet区nr上的源极/漏极区sd可掺杂有n型杂质。

在本发明概念的示例性实施例中,源极/漏极区sd可以是使用选择性外延生长过程形成的外延图案。例如,源极/漏极区sd的形成可包含:在栅极电极ge中的每一个的两侧处使第一有源图案fn1和第二有源图案fn2部分凹入;以及执行外延生长过程以在第一有源图案fn1和第二有源图案fn2的凹入区中形成源极/漏极区sd。可使用不同于衬底100的半导体材料执行外延生长过程。举例来说,源极/漏极区sd可由具有不同于(例如,大于或小于)衬底100的晶格常数的半导体材料构成或包含所述半导体材料。由于源极/漏极区sd由与衬底100的半导体材料不同的半导体材料构成,因此源极/漏极区sd可在其间的沟道区af上施加压缩应力或拉伸应力。

接下来,可形成第一层间绝缘层110以覆盖源极/漏极区sd和栅极电极ge。第一层间绝缘层110可由氧化硅层或氮氧化硅层形成或包含氧化硅层或氮氧化硅层。

参考图23和24a至24c,下部导电结构ts可形成于pmosfet区pr和nmosfet区nr的源极/漏极区sd上。下部导电结构ts中的每一个可包含在第一方向d1上延伸的至少一部分或可具有线形或条形结构。另外,下部导电结构ts中的每一个的一部分可位于第二装置隔离图案st2上,所述第二装置隔离图案邻近于pmosfet区pr或nmosfet区nr。下部导电结构ts可形成为具有与第一层间绝缘层110的顶部表面基本上共面的顶部表面。

例如,下部导电结构ts的形成可包含:图案化第一层间绝缘层110以形成暴露源极/漏极区sd的孔;以及用导电材料填充所述孔。可在孔的形成期间刻蚀或移除源极/漏极区sd的上部部分。下部导电结构ts可由掺杂半导体材料、导电金属氮化物、金属或金属硅化物构成或包含掺杂半导体材料、导电金属氮化物、金属或金属硅化物。

参考图25和26a至26c,第二层间绝缘层120可形成于第一层间绝缘层110上。第二层间绝缘层120可由氧化硅层或氮氧化硅层构成。

第一光致抗蚀剂图案125可形成于第二层间绝缘层120上。第一光致抗蚀剂图案125可包含根据图13的第一连接图案m0a形成的开口。例如,第一光致抗蚀剂图案125的形成可包含:在第二层间绝缘层120上形成第一光致抗蚀剂层;以及随后使用基于图13的第一连接图案m0a制造的第一光掩模在第一光致抗蚀剂层上执行曝光和显影过程(例如,参看图2的步骤s140和s150)。

可通过将第一光致抗蚀剂图案125用作刻蚀掩模以形成连接孔m0ah来图案化第二层间绝缘层120。连接孔m0ah可形成为部分(例如,不完全)穿透第二层间绝缘层120。换句话说,连接孔m0ah的底部可高于下部导电结构ts和栅极电极ge的顶部表面。因此,连接孔m0ah可不暴露下部导电结构ts和栅极电极ge的顶部表面。

参考图27和28a至28d,可选择性地移除第一光致抗蚀剂图案125。此后,第一掩模层140可形成于第二层间绝缘层120上。可形成第一掩模层140以完全填充连接孔m0ah。

第二光致抗蚀剂图案145可形成于第一掩模层140上。第二光致抗蚀剂图案145可包含根据图13的第一有源触点图案caa和第二有源触点图案cab形成的开口。例如,第二光致抗蚀剂图案145的形成可包含:在第一掩模层140上形成第二光致抗蚀剂层;以及随后使用基于图13的第一有源触点图案caa和第二有源触点图案cab制造的第二光掩模在第二光致抗蚀剂层上执行曝光和显影过程。

可通过将第二光致抗蚀剂图案145用作刻蚀掩模以形成第一有源孔caah和第二有源孔cabh来依序图案化第一掩模层140和第二层间绝缘层120。第一有源孔caah可以是分别根据图13的第一有源触点图案caa形成的孔图案,并且第二有源孔cabh可以是分别根据图13的第二有源触点图案cab形成的孔图案。

可形成第一有源孔caah和第二有源孔cabh以完全穿透第二层间绝缘层120。换句话说,可形成第一有源孔caah和第二有源孔cabh以暴露下部导电结构ts的顶部表面。当在平面图中观察时,第二有源孔cabh中的每一个可与连接孔m0ah中的对应一个部分交叠。可与连接孔m0ah中的每一个结合形成第二有源孔cabh中的每一个以构成单个连接孔。

返回参考图18a,如果在形成第二有源孔cabh的过程中存在未对准(misalignment),那么垂直延伸孔可形成于与第二有源孔cabh和连接孔m0ah两者交叠的区域上。在后续步骤中,垂直延伸孔可用于形成第一垂直延伸部分vp1,如图18a中所示。由于用于形成连接孔m0ah的过程,第二层间绝缘层120的一部分可比其它部分薄,并且因此可通过用于形成第二有源孔cabh的过程形成垂直延伸孔。

作为另一实例,如果如图18b中所示,第二有源孔cabh形成为在第二方向d2上比下部导电结构ts宽,那么垂直延伸孔可形成于与第二有源孔cabh和连接孔m0ah两者交叠的区域上。在后续步骤中,垂直延伸孔可用于形成第一垂直延伸部分vp1,如图18b中所示。

参考图29和30a至30e,可选择性地移除第二光致抗蚀剂图案145。接下来,第二掩模层150可形成于第一掩模层140上。可形成第二掩模层150以填充第一有源孔caah和第二有源孔cabh的全部区域。

第三光致抗蚀剂图案155可形成于第二掩模层150上。第三光致抗蚀剂图案155可包含根据图13的第一栅极触点图案cba形成的开口。例如,第三光致抗蚀剂图案155的形成可包含:在第二掩模层150上形成第三光致抗蚀剂层;以及随后使用基于图13的第一栅极触点图案cba制造的第三光掩模在第三光致抗蚀剂层上执行曝光和显影过程。

可通过将第三光致抗蚀剂图案155用作刻蚀掩模来依序图案化第二掩模层150、第一掩模层140和第二层间绝缘层120而形成栅极孔cbah。

可形成栅极孔cbah以完全穿透第二层间绝缘层120。另外,可形成栅极孔cbah以穿透第一层间绝缘层110的上部部分。换句话说,可形成栅极孔cbah以暴露栅极电极ge的顶部表面。

在本发明概念的示例性实施例中,返回参考图18c,如果在形成栅极孔cbah的过程中存在未对准或如果栅极孔cbah形成为在第二方向d2上具有增加的宽度,那么垂直延伸孔可形成于与栅极孔cbah和连接孔m0ah两者交叠的区域上。在后续步骤中,垂直延伸孔可用于形成第二垂直延伸部分vp2,如图18c中所示。

参考图31和32a至32e,可移除第三光致抗蚀剂图案155、第二掩模层150和第一掩模层140。接下来,可通过用导电材料填充连接孔m0ah、第一有源孔caah和第二有源孔cabh以及栅极孔cbah来形成导电结构ac、gc和cp1。

例如,有源触点ac可形成于第一有源孔caah中。栅极触点gc可形成于栅极孔cbah中。第一导电结构cp1可分别形成于连接孔m0ah和第二有源孔cabh中。例如,可通过用导电材料填充连接孔来形成第一导电结构cp1,所述连接孔由连接孔m0ah和第二有源孔cabh形成。在本发明概念的示例性实施例中,可使用相同过程以基本上相同的时间形成有源触点ac、栅极触点gc和第一导电结构cp1。

阻挡层图案bl可分别形成于第二层间绝缘层120与有源触点ac之间、第二层间绝缘层120与栅极触点gc之间以及第二层间绝缘层120与第一导电结构cp1之间。

例如,导电结构ac、gc和cp1以及阻挡层图案bl的形成可包含:共形地形成阻挡层以覆盖连接孔m0ah、第一有源孔caah和第二有源孔cabh以及栅极孔cbah;形成导电层以完全填充连接孔m0ah、第一有源孔caah和第二有源孔cabh以及栅极孔cbah;以及在导电层和阻挡层上执行平坦化过程以暴露第二层间绝缘层120。导电层可包含导电金属氮化物或金属,并且阻挡层可包含能够防止金属元素扩散的金属氮化物。

返回参考图16和17a至17e,第三层间绝缘层130可形成于第二层间绝缘层120上。第三层间绝缘层130可由氧化硅层或氮氧化硅层形成或包含氧化硅层或氮氧化硅层。第一电力互连线pl1和第二电力互连线pl2以及第一互连线ml1和第二互连线ml2可形成于第三层间绝缘层130中。可使用与用于形成导电结构ac、gc和cp1的方法类似的方法形成第一电力互连线pl1和第二电力互连线pl2以及第一互连线ml1和第二互连线ml2。

图33是说明根据本发明概念的示例性实施例的基于标准单元布局制造的半导体装置的平面图。在本实施例中,示例性地说明图13的第三标准单元布局std3,但是本发明概念可不限于此。在本发明的实施例的以下描述中,出于简洁起见,可不更进一步详细地描述先前参考图13描述的元件。

参考图33,与图13的前一个实施例不同,可不包含下部导电图案lp。可代替下部导电图案另外安置第十三至第十八有源触点图案cam、can、cao、cap、caq和car。第十三至第十八有源触点图案cam、can、cao、cap、caq和car中的每一个可与pmosfet区pr或nmosfet区nr中的一个交叠或连接到pmosfet区pr或nmosfet区nr中的一个。

第十五有源触点图案cao可与第七连接图案m0g间隔开(例如,不交叠)。第十七有源触点图案caq可与第六连接图案m0f间隔开(例如,不交叠)。第十八有源触点图案car可与第八连接图案m0h间隔开(例如,不交叠)。

图34是说明根据本发明概念的示例性实施例的半导体装置的平面图。图35a至35c分别是沿着图34的线a-a'、b-b'和c-c'截取的截面图。例如,图34和图35a至35c示出将基于图33的标准单元布局制造的半导体装置的实例。在本发明的实施例的以下描述中,出于简洁起见,可不更进一步详细地描述先前参考图16和17a至17r描述的元件。

参考图34和35a至35c,与图16和17a至17r的前一个实施例不同,可不包含下部导电结构ts。可代替下部导电结构另外安置第一至第六有源触点ac1-ac6。第一至第六有源触点ac1-ac6可以是分别由图33的第十三至第十八有源触点图案cam、can、cao、cap、caq和car界定的结构。

彼此相邻的源极/漏极区sd可合并以构成单个主体。第一至第六有源触点ac1-ac6中的每一个可与合并的源极/漏极区sd的至少一部分接触。由于连接合并的源极/漏极区sd以构成单个主体,因此没必要第一至第六有源触点ac1-ac6中的每一个完全覆盖合并的源极/漏极区sd。另外,类似于图4的前一个实施例,第五导电结构cp5、第七导电结构cp7和第八导电结构cp8中的每一个的第二部分p2还可与合并的源极/漏极区sd接触。

例如,参考图35b,第三有源触点ac3可与合并的源极/漏极区sd的一部分接触。因此,第七导电结构cp7的第一部分p1可安置成跨越合并的源极/漏极区sd,而不会使第三有源触点ac3短路。

第一至第六有源触点ac1-ac6可具有低于栅极触点gc的底部表面和第六导电结构cp6的第三部分p3的底部表面的底部表面。第五导电结构cp5、第七导电结构cp7和第八导电结构cp8的第二部分p2的底部表面可低于栅极触点gc的底部表面和第六导电结构cp6的第三部分p3的底部表面。

根据本发明概念的示例性实施例,半导体装置可包含电连接到杂质区或栅极电极的导电结构。导电结构可包含水平延伸部分,并且因此可将互连线自由地安置于导电结构上。这样可获得具有可靠操作特征的半导体装置。

尽管已参考本发明的示例性实施例具体示出和描述本发明概念,但是本领域技术人员应理解,可在不脱离由所附权利要求书界定的本发明概念的精神和范围的情况下对其作出形式和细节的改变。

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