用于高电压晶体管的方法及设备与流程

文档序号:11179217阅读:548来源:国知局
用于高电压晶体管的方法及设备与流程

本发明实施例涉及半导体技术领域,特别涉及半导体技术领域中的用于高电压晶体管的方法。



背景技术:

由于多种电子组件的集成密度的改进,半导体工业已经历迅速成长。随着半导体技术进一步演进,金属氧化物半导体(mos)晶体管已广泛用于当今的集成电路中。mos晶体管是电压控制式装置。当将控制电压施加到mos晶体管的栅极且所述控制电压大于mos晶体管的阈值时,在mos晶体管的漏极与源极之间建立导电沟道。因此,电流在mos晶体管的漏极与源极之间流动。另一方面,当所述控制电压小于mos晶体管的阈值时,mos晶体管相应地关断。

mos晶体管可包含两个主要类别。一个类别是n沟道mos晶体管;另一个类别是p沟道mos晶体管。根据结构差异,mos晶体管可进一步划分成两个子类别,平面mos晶体管及垂直mos晶体管。随着半导体技术进一步前进,已出现新的功率mos装置以进一步改进关键性能特性,例如额定电压、功率处理能力及可靠性。举例来说,横向双扩散mos晶体管能够每单位面积递送较多电流同时维持高崩溃电压。横向双扩散mos晶体管可替代地称为高电压mos晶体管。

为了减小高电压mos晶体管的源极、漏极及栅极电阻,可采用自对准硅化物(salicide)工艺来在形成分别连接到源极、漏极及栅极电极区的接点插塞之前,在源极、漏极及栅极电极区的顶部上形成金属硅化物接点。最常见金属硅化物材料为硅化镍及硅化钴。在自对准硅化物工艺中,在半导体衬底上方毯覆沉积薄金属层。特定来说,在经暴露源极、漏极及栅极电极区上方沉积薄金属层。可对薄金属层应用一或多种退火工艺。这些退火工艺致使金属选择性地与源极、漏极及栅极电极区的经暴露硅反应,进而分别在源极、漏极及栅极电极区的顶部上形成金属硅化物层。在已形成金属硅化物层之后,移除未反应金属。另外,可在源极、漏极及栅极电极区上方形成多个接点插塞。



技术实现要素:

本发明的一实施例提供一种方法,其包括:

在衬底上方形成栅极结构;

沿着栅极结构的侧壁形成栅极间隔件;

在栅极结构的相对侧上形成第一漏极/源极区及第二漏极/源极区,其中第一漏极/源极区的侧壁与栅极间隔件的第一侧壁垂直地对准;

在衬底上方沉积电介质层;

在电介质层上方沉积导电层;

图案化电介质层及导电层以形成场板,其中电介质层包括从第二漏极/源极区延伸到栅极间隔件的第二侧壁的水平部分及沿着栅极间隔件的第二侧壁形成的垂直部分;

通过对导电层、栅极结构、第一漏极/源极区及第二漏极/源极区应用自对准硅化物工艺而形成多个金属硅化物层;及

在多个金属硅化物层上方形成接点插塞。

附图说明

当借助附图阅读时,从以下详细描述最佳地理解本发明实施例的各方面。应注意,根据工业中的标准实践,各种构件未按比例绘制。实际上,为论述清晰起见,可任意地增加或减小各种构件的尺寸。

图1说明根据本发明的各种实施例的mos晶体管的横截面图;

图2说明根据本发明的各种实施例的半导体装置的在于衬底上方形成外延层之后的横截面图;

图3说明根据本发明的各种实施例的图2中所展示的半导体装置的在已形成多个隔离区之后的横截面图;

图4说明根据本发明的各种实施例的图3中所展示的半导体装置的在对半导体装置应用离子植入工艺之后的横截面图;

图5说明根据本发明的各种实施例的图4中所展示的半导体装置的在已形成p型主体区及n型经掺杂漏极区之后的横截面图;

图6说明根据本发明的各种实施例的图5中所展示的半导体装置的在于衬底上方形成栅极电介质层之后的横截面图;

图7说明根据本发明的各种实施例的图6中所展示的半导体装置的在于栅极电介质层上方形成栅极电极之后的横截面图;

图8说明根据本发明的各种实施例的图7中所展示的半导体装置的在于衬底上方形成栅极间隔件之后的横截面图;

图9说明根据本发明的各种实施例的图8中所展示的半导体装置的在已形成主体拾取区及漏极/源极区之后的横截面图;

图10说明根据本发明的各种实施例的图9中所展示的半导体装置的在于衬底上方形成场板之后的横截面图;

图11说明根据本发明的各种实施例的图10中所展示的半导体装置的在于半导体装置上形成接点蚀刻停止层(cesl)之后的横截面图;

图12说明根据本发明的各种实施例的图11中所展示的半导体装置的在于cesl层上方沉积电介质层之后的横截面图;

图13说明根据本发明的各种实施例的图12中所展示的半导体装置的在对半导体装置的电介质层及cesl层应用非等向性蚀刻工艺之后的横截面图;

图14说明根据本发明的各种实施例的图13中所展示的半导体装置的在将金属材料填充于半导体装置的开口中之后的横截面图;

图15说明根据本发明的各种实施例的用于形成图1中所展示的半导体装置的方法的流程图;

图16到21说明根据本发明的各种实施例的制作另一mos晶体管的中间步骤的横截面图;

图22说明根据本发明的各种实施例的用于形成图16到21中所展示的半导体装置的方法的流程图;

图23说明根据本发明的各种实施例的另一mos晶体管的横截面图;及

图24说明根据本发明的各种实施例的用于形成图23中所展示的半导体装置的方法的流程图。

具体实施方式

以下揭露内容提供用于实施本揭示的不同构件的许多不同实施例或实例。下文描述组件及布置的特定实例以简化本揭示。当然,这些仅为实例且不打算具有限制性。举例来说,在以下描述中第一构件在第二构件上方或上的形成可包含其中第一构件与第二构件形成为直接接触的实施例,且还可包含其中可在第一构件与第二构件之间形成额外构件使得第一构件与第二构件可不直接接触的实施例。另外,本揭示可在各种实例中重复参考编号及/或字母。此重复是出于简化及清晰目的,且其自身并不指示所论述的各种实施例及/或配置之间的关系。

此外,为易于描述,本文中可使用空间相对术语(例如“下面”、“下方”、“下部”、“上面”、“上部”等)来描述一个元件或构件与另一(些)元件或构件的关系,如各图中所说明。除图中所描绘的定向外,所述空间相对术语还打算涵盖装置在使用或操作中的不同定向。设备可以其它方式定向(旋转90度或呈其它定向),且因此可同样地解释本文中所使用的空间相对描述符。

将关于特定上下文(双扩散金属氧化物半导体(mos)晶体管)中的实施例描述本揭示。然而,本发明的实施例还可应用于多种高电压mos晶体管,例如基于硅的高电压晶体管、基于氮化镓(gan)的高电压晶体管等。在下文中,将参考附图详细解释各种实施例。

图1说明根据本发明的各种实施例的mos晶体管的横截面图。mos晶体管100包括第一漏极/源极区124、第二漏极/源极区126及栅极电极132。如图1中所展示,栅极电极132形成于栅极电介质层131上方。栅极电极132及栅极电介质层131形成栅极结构130。第一漏极/源极区124与第二漏极/源极区形成于栅极电极132的相对侧上。栅极间隔件133沿着栅极结构130的侧壁而形成。第一漏极/源极区124的侧壁与栅极间隔件133的侧壁垂直地对准。

图1进一步说明mos晶体管100包括形成于栅极间隔件133与第二漏极/源极区126之间的场板136。换句话说,第二漏极/源极区126与栅极电极132通过场板136隔开。如图1中所展示,场板136形成于电介质层134上方。场板136是包括导电层及所述导电层上方的金属硅化物层的导电场板。

电介质层134包括从栅极间隔件133的侧壁延伸到第二漏极/源极区126的边缘的第一水平部分、沿着栅极间隔件133的侧壁形成的垂直部分及形成于栅极间隔件133的顶部上的第二水平部分。应注意,图1中所展示的第二水平部分仅为实例。所属领域的技术人员将理解,可存在许多变化、修改及更改。举例来说,第二水平部分可在栅极间隔件133的边缘上方延伸且部分地覆盖栅极电极132的顶部表面。

mos晶体管100进一步包括邻近于第一漏极/源极区124而形成的主体拾取区122。在一些实施例中,mos晶体管100是n型mos晶体管。第一漏极/源极区124是n型源极区。第二漏极/源极区126是n型漏极区。如图1中所展示,主体拾取区122及第一漏极/源极区124两者均形成于p型主体区112中。第二漏极/源极区126形成于n型经掺杂漏极区114中。p型主体区112及n型经掺杂漏极区114两者均形成于n型阱108中。n型阱108形成于p型外延层104中,所述p型外延层生长于p型衬底102上方。

mos晶体管100进一步包括形成于衬底102上方的多个隔离区106、蚀刻停止层141及形成于衬底102上方的层间电介质(ild)层142。如图1中所展示,多个接点插塞152、154、156、158及160形成于ild层142中且分别连接到主体拾取区122、第一漏极/源极区124、栅极电极132、场板136及第二漏极/源极区126。下文将关于图2到14描述mos晶体管100的详细形成工艺。

在一些实施例中,金属硅化物层形成于场板136的顶部上。金属硅化物层可通过对例如多晶硅层的经暴露导电层应用自对准硅化物工艺而形成。更特定来说,场板136上的金属硅化物层是以与主体拾取区122、第一漏极/源极区124、栅极电极132及第二漏极/源极区126上方的金属硅化物层相同的方式形成。如此,连接到场板136的接点插塞可以与连接到漏极、源极及栅极区的接点插塞相同的接点制作工艺形成。

在场板136上具有金属硅化物层的一个有利特征是通过采用自对准硅化物工艺,可减小接点电阻;可保存用于形成场板的额外掩模;且可在后道工序金属化工艺期间形成连接到场板136的接点插塞。因此,可减小mos晶体管100的成本。另外,可改进mos晶体管100的可靠性。

图2到14说明根据本发明的各种实施例的制作图1中所展示的mos晶体管的中间步骤的横截面图。应注意,图2到14中所展示的制作步骤仅为实例。所属领域的技术人员将认识到,可存在许多更改、变化及修改。举例来说,图2到14中的制作步骤提供形成n型mos晶体管的方法。所属领域的技术人员将认识到,所述制作步骤可通过反转相应经掺杂半导体区的导电性类型而适用于形成p型mos晶体管。

图2说明根据本发明的各种实施例的半导体装置的在于衬底上方形成外延层之后的横截面图。半导体装置100包含衬底102及衬底102上方的外延层104。衬底102由硅形成,但其还可由其它iii族、iv族及/或v族元素(例如硅、锗、镓、砷及其组合)形成。

如所属领域的技术人员已知,在植入步骤中使用掺杂物原子可形成具有特定导电性类型的衬底102。取决于不同应用,衬底102可为n型或p型。在一些实施例中,衬底102是p型衬底。适当p型掺杂物(例如硼、镓、铟及/或类似物)植入到衬底102中。或者,衬底102是n型衬底。适当n型掺杂物(例如磷、砷及/或类似物)植入到衬底102中。在图2到14中所展示的实施例中,衬底102是p型衬底。

外延层104从衬底102生长。在一些实施例中,外延层104是从p型衬底102生长的p型外延层。p型外延层104的外延生长可通过使用适合半导体制作工艺(例如化学气相沉积(cvd)、超高真空化学气相沉积(uhv-cvd)等)而实施。根据一实施例,p型外延层104具有介于从约1014/cm3到约1016/cm3的范围内的掺杂密度。

图3说明根据本发明的各种实施例的图2中所展示的半导体装置的在已形成多个隔离区之后的横截面图。隔离区106可为浅沟槽隔离(sti)区,且可通过蚀刻外延层104以形成多个沟槽及用如此项技术中已知的电介质材料填充所述多个沟槽而形成。举例来说,隔离区106可用例如氧化物材料、高密度等离子体(hdp)氧化物及/或类似物的电介质材料来填充。电介质材料是使用适合半导体沉积技术(例如cvd及/或类似技术)而形成。

可对外延层104的顶部表面应用平面化工艺(例如化学机械平面化(cmp)工艺),使得可因此移除过量电介质材料。在cmp工艺中,将蚀刻材料与磨蚀材料的组合安放成与外延层104的顶部表面接触,且使用研磨垫(未展示)来研磨掉形成于外延层104的顶部上的过量电介质材料直到暴露外延层104的顶部表面为止。

图4说明根据本发明的各种实施例的图3中所展示的半导体装置的在已对半导体装置应用离子植入工艺之后的横截面图。高电压n型阱区108通过适合半导体掺杂技术(例如离子植入工艺)而形成于外延层104中。在一些实施例中,将适当n型掺杂物(例如磷、砷及/或类似物)植入到外延层104中以形成高电压n型阱区108。

在一些实施例中,高电压n型阱区108的掺杂浓度介于从约1×1015/cm3到约1×1018/cm3的范围内。通过控制离子植入能量,可相应地调整高电压n型阱区108的深度。

所属领域的技术人员将认识到,图4说明理想轮廓。高电压n型阱区108的尺寸可在后续制作工艺之后变化。

图5说明根据本发明的各种实施例的图4中所展示的半导体装置的在已形成p型主体区及n型经掺杂漏极区之后的横截面图。p型主体区112及n型经掺杂漏极区114是通过适合半导体掺杂技术(例如离子植入工艺)而形成。在一些实施例中,将适当p型掺杂物(例如硼、镓、铟及/或类似物)植入到高电压n型阱区108中以形成p型主体区112。同样地,将适当n型掺杂物(例如磷、砷及/或类似物)植入到高电压n型阱区108中以形成经掺杂漏极区114。

在一些实施例中,p型主体区112及n型经掺杂漏极区114的掺杂浓度介于从约1×1016/cm3到约1×1019/cm3的范围内。通过控制离子植入能量,可相应地调整p型主体区112及n型经掺杂漏极区114的深度。

所属领域的技术人员将认识到,图5说明理想轮廓。p型主体区112及n型经掺杂漏极区114的尺寸可在后续制作工艺之后变化。

图6说明根据本发明的各种实施例的图5中所展示的半导体装置的在于衬底上方形成栅极电介质层之后的横截面图。栅极电介质层131形成于半导体装置100的顶部表面上。栅极电介质层131可由例如氧化硅、氮氧化硅、氮化硅、氧化物、含氮氧化物、其组合及/或类似物的电介质材料形成。栅极电介质层131可具有大于约4的相对介电常数值。此类材料的其它实例包含氧化铝、氧化镧、氧化铪、氧化锆、氮氧化铪、其组合及/或类似物。

在其中栅极电介质层131包括氧化物层的实施例中,栅极电介质层131可通过等离子体增强cvd(pecvd)工艺使用四乙氧基硅烷(teos)及氧气作为前驱物而形成。根据一实施例,栅极电介质层131可具有介于从约到约的范围内的厚度。

图7说明根据本发明的各种实施例的图6中所展示的半导体装置的在于栅极电介质层上方形成栅极电极之后的横截面图。栅极电极132沉积于栅极电介质层131上方。栅极电极132可包括导电材料,例如金属(例如,钽、钛、钼、钨、铂、铝、铪、钌)、金属硅化物(例如,硅化钛、硅化钴、硅化镍、硅化钽)、金属氮化物(例如,氮化钛、氮化钽)、经掺杂多晶体硅、其它导电材料、其组合及/或类似物。

在其中栅极电极132由多晶硅形成的实施例中,栅极电极132可通过低压化学气相沉积(lpcvd)通过将经掺杂或无掺杂多晶硅沉积到介于从约到约的范围内的厚度而形成。在沉积经掺杂或无掺杂多晶硅之后,可采用蚀刻工艺来界定栅极电极132。

图8说明根据本发明的各种实施例的图7中所展示的半导体装置的在于衬底上方形成栅极间隔件之后的横截面图。栅极间隔件133可通过在半导体装置100上方毯覆沉积一或多个间隔件层(未展示)及移除水平部分而形成。电介质层的剩余垂直部分形成如图8中所展示的栅极间隔件133。栅极间隔件133可包括适合电介质材料,例如sin、氮氧化物、sic、sion、氧化物及/或类似物。

图9说明根据本发明的各种实施例的图8中所展示的半导体装置的在已形成主体拾取区及漏极/源极区之后的横截面图。根据一些实施例,漏极/源极区(例如,漏极/源极区124及126)及主体拾取区(例如,主体拾取区122)可通过植入适当掺杂物而形成。

根据一些实施例,将适当n型掺杂物(例如磷、砷及/或类似物)分别植入到p型主体区112及n型经掺杂漏极区114中以形成漏极/源极区124及126。漏极/源极区(例如,漏极/源极区124)的掺杂密度介于从约1018/cm3到约1×1021/cm3的范围内。

根据一些实施例,将适当p型掺杂物(例如硼、镓、铟及/或类似物)植入到p型主体区112中以形成p型主体拾取区122。p型主体拾取区122的掺杂密度介于从约1018/cm3到约1×1021/cm3的范围内。

图10说明根据本发明的各种实施例的图9中所展示的半导体装置的在于衬底上方形成场板之后的横截面图。在一些实施例中,场板136通过以下操作而形成:在半导体装置100上方毯覆沉积电介质层及导电层,及执行蚀刻步骤以图案化所述电介质层及所述导电层以形成图10中所展示的场板136及电介质层134。

电介质层及导电层的图案化可使用同一光刻掩模执行,且因此电介质层134的边缘与场板136的相应边缘对准,如图10中所展示。

在替代实施例中,电介质层及导电层的图案化可使用不同光刻掩模执行,且因此电介质层134的边缘不与场板136的相应边缘对准。下文将关于图16到21描述形成未对准边缘的详细制作步骤。

导电层可包括导电材料,例如多晶硅或类似物。或者,导电层可由例如金属(例如,钽、钛、钼、钨、铂、铝、铪、钌)、金属硅化物(例如,硅化钛、硅化钴、硅化镍、硅化钽)、其它导电材料、其组合及/或类似物的其它常用导电材料形成。导电层可使用适合半导体沉积技术来沉积。

电介质层134可包含氧化硅、氮化硅、氮氧化硅、高介电系数电介质材料、其组合或其多层。电介质层134可使用适合半导体沉积技术来沉积。电介质层134可替代地称为抗蚀剂保护氧化物(rpo)电介质层。电介质层134可具有介于从约到约的范围内的厚度。应注意,电介质层134的厚度可基于不同应用及设计需要而变化。在一些实施例中,电介质层134的厚度可基于mos晶体管100的崩溃电压来选择。

如图10中所展示,电介质层134包括两个水平部分及一个垂直部分。第一水平部分形成于漂移区上方,所述漂移区位于栅极间隔件133与漏极区126之间。第二水平部分形成于栅极间隔件133的顶部上。垂直部分是沿着栅极间隔件133的侧壁形成。如图10中所展示,电介质层134可为基本上保形层。电介质层134的水平部分的厚度基本上等于电介质层134的垂直部分的厚度。

在形成场板(如图10中所展示)之后,可对主体拾取区122、源极124、栅极电极132、导电层及漏极126应用自对准硅化物工艺。在自对准硅化物工艺中,在具有经暴露硅区(例如,图10中所展示的漏极、源极、栅极电极及导电层)的半导体装置100上方毯覆沉积薄金属层。接着,使半导体装置100经受一或多个退火步骤。此退火工艺致使金属选择性地与经暴露硅区反应,进而在经暴露硅区上方形成金属硅化物层172、174、176、182及186。在一些实施例中,用于自对准硅化物工艺中的金属包含钛、铂、钴、镍等。然而,还可使用其它金属,例如锰、钯等。

图11说明根据本发明的各种实施例的图10中所展示的半导体装置的在于半导体装置上形成接点蚀刻停止层(cesl)之后的横截面图。cesl141可包括常用电介质材料,例如氮化硅、氮氧化硅、碳氧化硅、碳化硅、其组合及其多层。cesl141通过适合沉积技术(例如溅镀、cvd等)而沉积于半导体装置上方。

图12说明根据本发明的各种实施例的图11中所展示的半导体装置的在于cesl层上方沉积电介质层之后的横截面图。电介质层142沉积于cesl141上方。电介质层142可替代地称为层间电介质(ild)层。电介质层142可为具有低介电常数(举例来说,小于约3.5)的低介电系数电介质层。电介质层142还可包括例如氮化硅、氮氧化硅、高介电系数电介质、低介电系数电介质、cvd多晶硅或其它电介质的材料的组合。电介质层142可使用适合沉积技术(例如溅镀、cvd等)来沉积。

图13说明根据本发明的各种实施例的图12中所展示的半导体装置的在对半导体装置的电介质层及cesl层应用非等向性蚀刻工艺之后的横截面图。多个开口151、153、155、157及159通过蚀刻电介质层142而形成。在cesl层141的帮助下,更精确地控制电介质层142的蚀刻。在移除开口151、153、155、157及159中的cesl层141及电介质层142之后,栅极电极、漏极/源极区、导电层及主体拾取区上方的下伏金属硅化物层被暴露。

图14说明根据本发明的各种实施例的图13中所展示的半导体装置的在将金属材料填充于半导体装置的开口中之后的横截面图。将金属材料(其包含钨、钛、铝、铜、其任何组合及/或类似物)填充到开口151、153、155、157及159中,从而形成接点插塞152、154、156、158及160。应注意,图14中所展示的接点插塞配置仅为实例。所属领域的技术人员将认识到,可存在许多更改、修改及变化。举例来说,取决于不同应用及设计需要,主体拾取区122及第一漏极/源极区124可共享接点插塞。

图15说明根据本发明的各种实施例的用于形成图1中所展示的半导体装置的方法的流程图。此流程图仅为实例,其不应过度地限制权利要求书的范围。所属领域的一般技术人员将认识到许多变化、更改及修改。举例来说,可添加、移除、替换、重新安排及重复如图15中所说明的各种步骤。

在步骤1502处,通过适合外延生长工艺而从衬底生长外延层。在步骤1504处,在外延层中形成多个隔离区。在步骤1506处,通过离子植入工艺而在外延层中形成n型阱。在步骤1508处,通过适合离子植入工艺而在n型阱中形成p型主体区及n型经掺杂漏极区。

在步骤1510处,通过适合半导体沉积工艺而在衬底上方沉积栅极电介质层。在步骤1512处,在栅极电介质层上方沉积栅极电极层。可对栅极电极层及栅极电介质层应用图案化工艺。栅极电极层及栅极电介质层的剩余部分形成栅极结构。

在步骤1514处,在栅极结构上方沉积电介质层。通过适合蚀刻工艺而移除电介质层的水平部分。电介质层的剩余部分沿着栅极结构的侧壁形成栅极间隔件。在步骤1516处,通过适合离子植入工艺而形成漏极、源极及主体拾取区。

在步骤1518处,通过适合沉积工艺而在衬底上方形成电介质层。在步骤1520处,通过适合沉积工艺而在电介质层上方形成导电层。在步骤1522处,对电介质层及导电层应用图案化工艺。导电层的剩余部分形成从栅极结构延伸到漏极区的场板。

在步骤1524处,对半导体装置应用自对准硅化物工艺。在自对准硅化物工艺期间,在相应漏极、源极、栅极电极、主体拾取区及场板区上形成金属硅化物层。在步骤1526处,在半导体装置上方沉积蚀刻停止层。在步骤1528处,在蚀刻停止层上方沉积电介质层或ild层。在步骤1530处,在电介质层中形成多个开口。在步骤1532处,通过适合制作工艺(例如镀覆工艺)而在开口中形成接点插塞。

图16到21说明根据本发明的各种实施例的制作另一mos晶体管的中间步骤的横截面图。图16到21中所展示的制作步骤类似于图9到14中所展示的制作步骤,只是在场板的形成工艺期间采用两个光刻掩模除外。如图17中所展示,采用第一掩模来界定导电层的形状且形成场板136。采用第二掩模来界定电介质层134的形状。如图17中所展示,在场板136的最右边缘与电介质层134的最右边缘之间存在间隙。场板136的最右边缘与电介质层134的最右边缘之间的距离界定为d。d的值可取决于不同应用及设计需要而变化。图16到21中所展示的半导体装置200类似于图1中所展示的半导体装置100,只是漂移区上方的电介质层的部分的长度大于漂移区上方的场板的部分的长度。

图22说明根据本发明的各种实施例的用于形成图16到21中所展示的半导体装置的方法的流程图。此流程图仅为实例,其不应过度地限制权利要求书的范围。所属领域的一般技术人员将认识到许多变化、更改及修改。举例来说,可添加、移除、替换、重新安排及重复如图22中所说明的各种步骤。

制作步骤2202到2220及2226到2234类似于图15中所展示的步骤1502到1520及1524到1532,且因此在本文中不再详细论述以避免不必要重复。在步骤2222处,使用第一掩模将导电层图案化。在步骤2224处,使用第二掩模将电介质层图案化。通过使用两个不同掩模,可相应地控制场板的形状。

图23说明根据本发明的各种实施例的另一mos晶体管的横截面图。mos晶体管300类似于图1中所展示的mos晶体管100,只是虚拟栅极结构165形成于栅极结构130与漏极126之间除外。如图23中所展示,虚拟栅极结构165包含栅极电介质层161、栅极电极162及栅极间隔件163。此外,如图23中所展示,场板136形成于栅极结构130与虚拟栅极结构165之间。

具有虚拟栅极结构165的一个有利特征是虚拟栅极结构165帮助进一步改进漏极与栅极结构之间的隔离。因此,可改进图23中所展示的mos晶体管300的可靠性。

图24说明根据本发明的各种实施例的用于形成图23中所展示的半导体装置的方法的流程图。此流程图仅为实例,其不应过度地限制权利要求书的范围。所属领域的一般技术人员将认识到许多变化、更改及修改。举例来说,可添加、移除、替换、重新安排及重复如图24中所说明的各种步骤。

图24中所展示的制作步骤2402到2410及2416到2430类似于图15中所展示的步骤1502到1510及1514到1532,且因此在本文中不再详细论述以避免不必要重复。在步骤2412处,在衬底上方形成栅极电极及虚拟栅极电极两者。在步骤2414处,沿着相应栅极结构形成栅极间隔件及虚拟栅极间隔件两者。

根据一实施例,一种方法包括:在衬底上方形成栅极结构;沿着所述栅极结构的侧壁形成栅极间隔件;在所述栅极结构的相对侧上形成第一漏极/源极区及第二漏极/源极区,其中所述第一漏极/源极区的侧壁与所述栅极间隔件的第一侧壁垂直地对准;在所述衬底上方沉积电介质层;在所述电介质层上方沉积导电层;图案化所述电介质层及所述导电层以形成场板,其中所述电介质层包括从所述第二漏极/源极区延伸到所述栅极间隔件的第二侧壁的水平部分及沿着所述栅极间隔件的所述第二侧壁形成的垂直部分;通过对所述导电层、所述栅极结构、所述第一漏极/源极区及所述第二漏极/源极区应用自对准硅化物工艺而形成多个金属硅化物层;及在所述多个金属硅化物层上方形成接点插塞。

根据一实施例,一种设备包括:第一漏极/源极区及第二漏极/源极区,其位于栅极结构的相对侧上;导电场板,其形成于所述栅极结构与所述第二漏极/源极区之间,其中所述导电场板包括导电层上方的金属硅化物层,且其中所述导电层位于电介质层上方,且其中所述电介质层的水平部分从所述第二漏极/源极区延伸到沿着所述栅极结构形成的栅极间隔件的侧壁,且所述电介质层的垂直部分是沿着所述栅极间隔件的所述侧壁形成;及多个接点插塞,其分别连接到所述第一漏极/源极区、所述第二漏极/源极区及所述导电层,其中所述导电层与接点插塞通过形成于所述导电层上方的所述金属硅化物层而连接。

根据一实施例,一种方法包括:在衬底上方生长外延层;在所述外延层中形成多个隔离区;将离子植入于所述外延层中以形成阱;在所述阱中形成主体区及经掺杂漏极区;在所述衬底上方形成栅极结构;沿着所述栅极结构的侧壁形成栅极间隔件;在所述主体区中形成源极区且在所述经掺杂漏极区中形成漏极区,其中所述源极区及所述漏极区位于所述栅极结构的相对侧上,且其中所述源极区的侧壁与所述栅极间隔件的第一侧壁垂直地对准;在所述衬底上方沉积电介质层;在所述电介质层上方沉积导电层;图案化所述电介质层及所述导电层以形成场板,其中所述场板包括形成于所述漏极区与所述栅极结构的第二侧壁之间的水平部分及沿着所述栅极间隔件的所述第二侧壁形成的垂直部分;对所述导电层、所述漏极区及所述源极区应用自对准硅化物工艺以形成多个金属硅化物层;及在所述多个金属硅化物层上方形成接点插塞。

前述内容概述数个实施例的构件,使得所属领域的技术人员可更好地理解本揭示的各方面。所属领域的技术人员应了解,其可容易地使用本揭示作为用于设计或修改其它工艺及结构以执行与本文中所引入的实施例相同的目的及/或实现与本文中所引入的实施例相同的优点的基础。所属领域的技术人员还应认识到,此类等效构造不背离本揭示的精神及范围,且其可在不背离本揭示的精神及范围的情况下在本文中做出各种改变、替代及更改。

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