半导体结构的形成方法与流程

本发明涉及半导体制造领域，特别涉及一种半导体结构的形成方法。

背景技术：

随着半导体制造技术的飞速发展，半导体器件朝着更高的元件密度，以及更高集成度的方向发展。晶体管作为基本半导体器件之一目前正被广泛应用。所以随着半导体器件密度和集成度的提高，平面晶体管的栅极尺寸也越来越短，传统平面晶体管对沟道电流的控制能力变弱，出现短沟道效应，引起漏电流增大，最终影响半导器件的电学性能。

为了克服晶体管的短沟道体效应，抑制漏电流，现有技术提出了鳍式场效应晶体管(FinFET)，鳍式场效应晶体管是一种常见的多面栅器件。鳍式场效应晶体管的结构包括：位于半导体衬底表面的鳍部和隔离层，所述隔离层覆盖部分所述鳍部的侧壁，且隔离层表面低于鳍部顶部；位于隔离层表面、以及鳍部的顶部和侧壁表面的栅极结构；位于所述栅极结构两侧的鳍部内的源区和漏区。

随着半导体器件尺寸的不断缩小，相邻鳍部之间的距离随之减小，造成形成半导体结构工艺难度增大，工艺流程复杂。

技术实现要素：

本发明解决的问题是提供一种半导体结构的形成方法，以简化工艺流程，降低工艺难度。

为解决上述问题，本发明提供一种半导体结构的形成方法，包括：

形成衬底，所述衬底上具有多个分立的鳍部，所述多个鳍部呈阵列排布；形成位于鳍部延伸方向相邻鳍部之间的第一隔离层，以及位于垂直鳍部延伸方向相邻鳍部之间的第二隔离层；对所述第二隔离层进行减薄处理，形成初始隔离结构，以使所述第一隔离层顶部表面和所述初始隔离结构之间形成预设高度差；回刻所述第一隔离层和所述初始隔离结构，分别形成第一隔离结构和第二隔离结构，所述第二隔离结构露出所述鳍部的部分侧壁表面，所述第一隔离结构顶部表面高于所述第二隔离结构的顶部表面。

可选的，对所述第二隔离层进行减薄处理的步骤包括：在所述第一隔离层上形成保护层，所述保护层露出所述第二隔离层；以所述保护层为掩膜，去除所述第二隔离层的部分材料形成初始隔离结构，以实现减薄；对所述第二隔离层进行减薄处理之后，回刻所述第一隔离层和所述初始隔离结构之前，所述形成方法还包括：去除所述保护层。

可选的，在所述第一隔离层上形成保护层的步骤中，所述保护层的材料为光刻胶。

可选的，在所述第一隔离层上形成所述保护层的步骤包括：采用涂覆工艺和光刻工艺在所述第一隔离层上形成保护层；去除所述保护层的步骤包括：采用灰化的方式去除所述保护层。

可选的，所述保护层的厚度在到范围内。

可选的，形成所述第一隔离层和所述第二隔离层的步骤中，所述第一隔离层和所述第二隔离层的材料相同。

可选的，形成所述第一隔离层和所述第二隔离层的步骤中，所述第一隔离层和所述第二隔离层的材料均为氧化硅。

可选的，对所述第二隔离层进行减薄处理的步骤中，所述预设高度差在到范围内；回刻所述第一隔离层和所述初始隔离结构之后，所述第一隔离结构顶部表面和所述第二隔离结构顶部表面的高度差在到范围内。

可选的，形成所述衬底的步骤中，所述鳍部上还具有掩膜层；形成所述第一隔离层和所述第二隔离层的步骤中，所述第一隔离层和所述第二隔离层与所述掩膜层齐平；对所述第二隔离层进行减薄处理的过程中，对所述掩膜层进行减薄处理，使剩余的掩膜层具有预设厚度。

可选的，形成衬底的步骤包括：提供基底；在所述基底上形成所述掩膜层；以所述掩膜层为掩膜，刻蚀所述基底形成所述衬底以及位于所述衬底上多个分立的所述鳍部。

可选的，形成所述第一隔离层和所述第二隔离层的步骤包括：在所述鳍部之间填充介质材料，形成介质材料层；对所述介质材料层进行平坦化处理至露出所述掩膜层，形成所述第一隔离层和所述第二隔离层。

可选的，对所述第二隔离层进行减薄处理步骤中，所述减薄处理对所述掩膜层的刻蚀速率与所述减薄处理对所述第二隔离层的刻蚀速率相等。

可选的，对所述第二隔离层进行减薄处理的步骤包括：采用干法刻蚀的方式进行所述减薄处理。

可选的，对所述掩膜层进行减薄处理之前，所述掩膜层的厚度大于或等于对所述第二隔离层进行减薄处理的步骤中，所述预设高度差在到范围内；对所述掩膜层进行减薄处理之后，剩余掩膜层的预设厚度在到范围内。

可选的，回刻所述第一隔离层和所述初始隔离结构的步骤包括：对所述第一隔离层和所述初始隔离结构进行第一刻蚀，使剩余的所述初始隔离结构与所述鳍部顶部齐平，露出所述掩膜层；去除所述掩膜层，露出所述鳍部的顶部表面；对剩余的所述第一隔离层和所述初始隔离结构进行第二刻蚀，形成所述第一隔离结构和所述第二隔离结构。

可选的，进行第一刻蚀的步骤中，采用SiCoNi刻蚀的方式进行所述第一刻蚀。

可选的，形成所述衬底的步骤中，所述掩膜层的材料为氮化硅；去除所述掩膜层的步骤中，采用湿法刻蚀的方式去除所述掩膜层。

可选的，进行第二刻蚀的步骤中，采用SiCoNi刻蚀的方式进行所述第二刻蚀。

可选的，形成所述第一隔离结构和所述第二隔离结构之后，所述形成方法还包括：形成位于所述第一隔离结构上的伪栅结构和位于所述鳍部上的栅极结构，所述栅极结构横跨所述鳍部且覆盖所述鳍部部分顶部和部分侧壁的表面。

与现有技术相比，本发明的技术方案具有以下优点：

本发明技术方案，在形成第一隔离层和第二隔离层之后，通过减薄所述第二隔离层形成初始隔离结构，使所述第一隔离层和所述初始隔离结构之间形成预设高度差。与现有技术中通过在介质层上形成牺牲层的做法相比，本发明技术方案简化了工艺步骤，降低了工艺难度，有利于提高形成半导体结构的良率和效率。

本发明可选方案中，所述鳍部表面具有掩膜层，所述第一隔离层和所述第二隔离层的顶部表面与所述掩膜层顶部表面齐平，在回刻所述第二隔离层的过程中，减薄所述掩膜层至预设厚度。所述掩膜层的存在能够有效的在回刻所述第二隔离结构的过程中保护所述鳍部不受损伤，有利于提高所形成半导体结构的性能。

附图说明

图1至图4是一种半导体结构形成方法各个步骤的结构示意图；

图5至图19是本发明半导体结构形成方法一实施例各个步骤对应的结构示意图。

具体实施方式

由背景技术可知，现有技术中的半导体结构形成方法存在工艺复杂的问题。现结合一种半导体结构的形成方法分析工艺复杂问题的原因：

随着器件尺寸的减小，相邻晶体管之间的距离也随之减小。对于鳍式场效应晶体管而言，相邻鳍部之间的距离越来越小。具体的，沿鳍部延伸方向，相邻鳍部末端之间的距离(Head to Head,HTH)越来越小。相邻鳍部末端之间距离的减小会使相邻器件之间容易出现桥接的问题，造成所形成半导体结构性能的退化。为此，现有技术引入了单扩散隔断(Single diffusion break，SDB)结构。

图1至图4，示出了一种具有单扩散隔断结构的半导体结构形成方法各个步骤对应的结构示意图。

参考图1，形成衬底10，所述衬底10上具有分立的多个鳍部11，所述多个鳍部11呈阵列排布。其中，所述鳍部11延伸方向为第一方向(如图1中aa方向)，垂直鳍部11延伸方向为第二方向(如图1中bb方向)。

继续参考图1，在相邻鳍部11之间填充介质材料，以形成与所述鳍部11顶部齐平的介质层15，位于沿第二方向相邻鳍部11之间的介质层15形成第二隔离层12b。

参考图2，在所述鳍部11和所述第二隔离层12b上形成掩膜层13，所述掩膜层13内具有填充开口，所述填充开口底部露出沿第一方向相邻鳍部11之间的介质层；在所述填充开口内形成牺牲层14，所述牺牲层14和沿第一方向相邻鳍部11之间的介质层15形成第一隔离层12a。

参考图3，去除所述掩膜层13(如图2所示)，露出所述第二隔离层12b。所述第一隔离层12a顶部表面与所述第二隔离层12b顶部表面具有预设高度差h。

参考图4，回刻所述第一隔离层12a和所述第二隔离层12b，形成第一隔离结构16a和第二隔离结构16b，所述第二隔离结构16b露出所述鳍部11的部分侧壁，所述第一隔离结构16a的顶部表面高于所述第二隔离结构16b的顶部表面。

如图2和图3所示，所以在形成介质层之后，在所述鳍部11和所述第二隔离层12b上形成掩膜层13，并且在掩膜层13内形成填充开口，通过在填充开口内形成牺牲层14，牺牲层14和牺牲层14下沿第一方向相邻鳍部11之间的介质层形成第一隔离层12a，从而使第一隔离层12a和第二隔离层12b顶部表面之间形成预设高度差h。也就是说，通过形成牺牲层14而加高沿第一方向相邻鳍部11之间介质层15，从而使所形成的第一隔离层12a和第二隔离层12b之间形成预设高度差h。这种做法步骤繁多、工艺复杂。

为解决所述技术问题，本发明提供一种半导体结构的形成方法，包括：

形成衬底，所述衬底上具有多个分立的鳍部，所述多个鳍部呈阵列排布；形成位于鳍部延伸方向相邻鳍部之间的第一隔离层，以及位于垂直鳍部延伸方向相邻鳍部之间的第二隔离层；对所述第二隔离层进行减薄处理，形成初始隔离结构，以使所述第一隔离层顶部表面和所述初始隔离结构之间形成预设高度差；回刻所述第一隔离层和所述初始隔离结构，分别形成第一隔离结构和第二隔离结构，所述第二隔离结构露出所述鳍部的部分侧壁表面，所述第一隔离结构顶部表面高于所述第二隔离结构的顶部表面。

本发明技术方案，在形成第一隔离层和第二隔离层之后，通过减薄所述第二隔离层形成初始隔离结构，使所述第一隔离层和所述初始隔离结构之间形成预设高度差。与现有技术中通过在介质层上形成牺牲层的做法相比，本发明技术方案简化了工艺步骤，降低了工艺难度，有利于提高形成半导体结构的良率和效率。

为使本发明的上述目的、特征和优点能够更为明显易懂，下面结合附图对本发明的具体实施例做详细的说明。

图5至图19，示出了本发明半导体结构形成方法一实施例各个步骤对应的结构示意图。

参考图5和图6，其中图6是图5中沿CC线的剖面结构示意图。形成衬底100，所述衬底100上具有多个分立的鳍部110，所述多个鳍部110呈阵列排布。

所述衬底100用于提供半导体工艺的操作平台，所述鳍部110用于构成鳍式场效应晶体管。具体的，在所述衬底100上，所述多个分立的鳍部110在鳍部延伸方向(如图5中AA方向)和垂直鳍部延伸方向(如图5中BB方向)上呈阵列排布。

需要说明的是，图5中仅示出了在鳍部延伸方向和垂直鳍部延伸方向上呈阵列排布的4个鳍部110。

所述衬底100的材料为单晶硅。本发明其他实施例中，所述衬底还可以是多晶硅衬底、非晶硅衬底或者锗硅衬底、碳硅衬底、绝缘体上硅衬底、绝缘体上锗衬底、玻璃衬底或者III－V族化合物衬底，例如氮化镓衬底或砷化镓衬底等。所述衬底的材料可以选取适宜于工艺需求或易于集成的材料。

所述鳍部110的材料与所述衬底100的材料相同，同为单晶硅。本发明其他实施例中，所述鳍部的材料也可以与所述衬底的材料不同，可以选自锗、锗硅、碳硅或砷化镓等适宜于形成鳍部的材料。

本实施例中，所述鳍部110上还具有掩膜层120。

所述掩膜层120用作为形成所述衬底100和所述鳍部110的过程中的刻蚀掩膜。此外，所述掩膜层120还用于在后续半导体工艺中起停止的作用，用于定义后续所形成第一隔离层和第二隔离层的高度。而且所述掩膜层120还用于在后续半导体工艺中保护所述鳍部110，避免所述鳍部110受到损伤。

具体的，形成所述衬底100的步骤包括：提供基底；在所述基底上形成掩膜层120；以所述掩膜层120为掩膜，刻蚀所述基底，形成所述衬底100以及位于所述衬底100上多个分立的所述鳍部110。

本实施例中，所述掩膜层120的材料为氮化硅。形成所述掩膜层120的步骤包括：在所述基底上形成掩膜材料层；在所述掩膜材料层上形成图形层；以所述图形层为掩膜，刻蚀所述掩膜材料层至露出所述基底表面，以形成所述掩膜层120。

所述图形层用于对所述掩膜材料层进行图形化，以定义所述鳍部的尺寸和位置。

本实施例中，所述图形层为图形化的光刻胶层，可以通过涂布工艺和光刻工艺形成。本发明其他实施例中，所述图形层还可以为多重图形化掩膜工艺所形成的掩膜，以缩小鳍部的特征尺寸以及相邻鳍部之间的距离，提高所形成半导体结构的集成度。其中多重图形化掩膜工艺包括：自对准双重图形化(Self-aligned Double Patterned，SaDP)工艺、自对准三重图形化(Self-aligned Triple Patterned)工艺、或自对准四重图形化(Self-aligned Double Double Patterned，SaDDP)工艺。

需要说明的是，本实施例中，通过一次刻蚀形成所述衬底100和所述鳍部110的做法仅为一示例。本发明其他实施例中，也可以通过对所述基底进行第一刻蚀形成衬底和位于衬底上的初始鳍部；再对所述初始鳍部进行第二刻蚀，形成沿鳍部延伸方向排列的多个鳍部。其中，所述掩膜层可以是第二刻蚀中的刻蚀掩膜层。

结合参考图7至图9，其中图7是基于图5的立体图，图8是图7中沿DD方向的剖面结构示意图，图9是图7中沿EE方向的剖面结构示意图。形成位于鳍部延伸方向(如图5中AA方向)相邻鳍部110之间的第一隔离层131，以及位于垂直鳍部延伸方向(如图5中BB方向)相邻鳍部110之间的第二隔离层132。

所述第一隔离层131用于实现沿鳍部延伸方向(如图5中AA方向)相邻鳍部110之间的电隔离，所述第二隔离层132用于实现垂直鳍部延伸方向(如图5中BB方向)相邻鳍部110之间的电隔离。

本实施例中，所述第一隔离层131和所述第二隔离层132的材料相同，均为氧化硅。本发明其他实施例中，所述第一隔离层和所述第二隔离层的材料还可以选自氮化硅、氮氧化硅、低K介质材料(介电常数大于或等于2.5、小于3.9)或超低K介质材料(介电系数小于2.5)。

本实施例中，所述鳍部110上还具有掩膜层120。所述第一隔离结构131和所述第二隔离结构132与所述掩膜层120齐平。

所述第一隔离层131和所述第二隔离层132可以同时形成。具体的，形成所述第一隔离层131和所述第二隔离层132的步骤包括：在相邻鳍部110之间填充介质材料，形成介质材料层，且所述介质材料层覆盖鳍部110；对所述介质材料层进行平坦化处理至露出所述掩膜层120，形成所述第一隔离层131和所述第二隔离层132。

随着半导体器件集成度的提高，所述相邻鳍部110之间的距离随之减小，相邻鳍部110之间沟槽的深宽比增大，填充介质材料的工艺难度增大。为了实现介质材料的充分填充，避免相邻鳍部110之间形成空隙，本实施例中，形成所述介质材料层的步骤包括：采用流体化学气相沉积(Flowable Chemical Vapor Deposition,FCVD)的方式填充介质材料。本发明其他实施例中，所述介质材料层还可以采用高深宽比(High Aspect Ratio Process,HARP)工艺形成。

对所述介质材料层进行平坦化处理的步骤中，采用化学机械研磨的方式进行所述平坦化处理。所述掩膜层120在平坦化处理中起停止的作用，因此化学机械研磨至露出所述掩膜层120时停止。所以所形成的第一隔离层131和第二隔离层132与所述掩膜层120齐平。

参考图10至图13，对所述第二隔离层132(如图10所示)进行减薄处理，形成初始隔离结构133，以使所述第一隔离层131顶部表面和所述初始隔离结构133之间形成预设高度差H。

所述减薄处理用于形成所述初始隔离结构133，并使使所述第一隔离层131的顶部表面和所述初始隔离结构133之间具有预设高度差H，从而后续形成顶部表面具有高度差的第一隔离结构和第二隔离结构。

需要说明的是，本实施例中，所述第一隔离层131和所述第二隔离层132材料相同，因此在后续对所述第一隔离层131和所述第二隔离层132进行回刻过程中，所述第一隔离层131和所述第二隔离层132的去除速率相等。

本实施例中，所述半导体结构为单扩散隔断器件(Single diffusion break，SDB)，因此所形成第一隔离结构与所述鳍部110齐平，所述第二隔离结构的顶部表面与所述鳍部110顶部表面之间的高度差在到范围内，也就是说，所形成第一隔离结构顶部表面和第二隔离结构顶部表面的高度差在到范围内。所以对所述第二隔离层132进行减薄处理的步骤中，所述预设高度差H在到范围内。

由于所述第一隔离层131和所述第二隔离层132的材料相同，本实施例中，通过在所述第一隔离层131上形成保护层的方式避免第一隔离层131在所述减薄处理过程中受损。

具体的，下面结合附图详细说明本实施例中对所述第二隔离层132进行减薄处理的方式。

参考图10和图11，图10是基于图7的立体图，图11是图10中沿FF线的剖面结构示意图。在所述第一隔离层131上形成保护层140，所述保护层140露出所述第二隔离层132。

在对所述第二隔离层132进行减薄过程中，所述保护层140用于保护所述第一隔离层131，避免第一隔离层131受损，从而形成第一隔离层131和第二隔离层132之间的高度差。本实施例中，所述鳍部110上还具有掩膜层120，所以所述保护层140位于所述第一隔离层131上，露出所述第二隔离层132以及所述掩膜层120对应的区域。

本实施例中，所述保护层140的材料为光刻胶，可以通过采用涂覆工艺和光刻工艺在所述第一隔离层131上形成保护层140。

具体的，形成所述保护层140的步骤包括：通过涂覆工艺形成覆盖所述第一隔离层131、第二隔离层132以及所述掩膜层120的保护材料层；对所述保护材料层进行光刻，露出所述第二隔离层132以及所述掩膜层120对应的区域。

所述保护层140的厚度如果太小，难以在对所述第二隔离层132进行减薄处理的过程中保护所述第一隔离结构，会影响第一隔离结构和剩余第二隔离结构之间高度差的形成；如果保护层140的厚度太大，则会引起材料浪费、增加工艺难度的问题。本实施例中，所述保护层140的厚度在到范围内。

需要说明的是，本实施例中，采用光刻胶形成所述保护层140的做法仅为一示例。本发明其他实施例中，所述保护层还可以是硬掩膜层等其他膜层。

参考图12和图13，其中图12是基于图10的立体图，图13是图12中沿GG线的剖面结构示意图。以所述保护层140(如图10所示)为掩膜，去除所述第二隔离层132的部分材料形成初始隔离结构133，以实现减薄。

本实施例中，所述鳍部110上具有掩膜层120，且所述第一隔离层131和所述第二隔离层132与所述掩膜层120顶部表面齐平，所以在对所述第二隔离层132进行减薄处理的过程中，对所述掩膜层120进行减薄处理，使剩余的掩膜层120具有预设厚度。

具体的，对所述第二隔离层132进行减薄处理步骤中，所述减薄处理对所述掩膜层120的刻蚀速率与所述减薄处理对所述第二隔离层132的刻蚀速率相等，有利于降低对所述第二隔离层132减薄处理工艺的控制难度。

本实施例中，采用干法刻蚀的方式对所述第二隔离层132和所述掩膜层120进行减薄处理。

具体的，所述干法刻蚀的工艺参数包括：气压在5mTorr到15mTorr范围内，源功率50W到150W范围内，偏置电压在500V到1000V范围内，工艺气体包括CH4和He，工艺气体流量为：CH4为70sccm到150sccm范围内，He为100sccm到200sccm范围内，工艺温度在60℃到90℃范围内。

需要说明的是，为了避免所述减薄处理损伤鳍部110，本实施例中，所述减薄处理进行至所述掩膜层120的厚度达到预设厚度D时停止。

对所述掩膜层120进行减薄处理之后，剩余掩膜层120的预设厚度D如果太小，则难以保证所述掩膜层120对所述鳍部110顶部的保护能力，鳍部110可能在减薄处理过程中受损；剩余掩膜层120的预设厚度D如果太大，则会延长后续去除所述掩膜层120的工艺时间，降低工艺效率。所以本实施例中，对所述掩膜层120进行减薄处理之后，剩余掩膜层120的预设厚度D在到范围内。

需要说明的是，由于所述掩膜层120进行减薄处理之后，剩余掩膜层120的预设厚度在到范围内。而且在对所述第二隔离层132进行减薄处理后，所述第一隔离层131顶部表面和所述初始隔离结构133之间的预设高度差H在到范围内；所以为了使剩余掩膜层120的预设厚度D能够达到要求，对所述掩膜层120进行减薄处理之前，所述掩膜层120的厚度大于或等于

继续参考图12和图13，由于保护层140(如图11所示)的存在，可能会对后续回刻所述第一隔离层131和所述初始隔离结构133的工艺造成影响。所以对所述第二隔离层132进行减薄处理之后，回刻所述第一隔离层131和所述初始隔离结构133之前，所述形成方法还包括：去除所述保护层140(如图10所示)。

具体的，所述保护层140的材料为光刻胶，所以采用灰化的方式去除所述保护层140。

具体的，灰化去除所述保护层140的步骤中，工艺参数包括：气压在10mTorr到20mTorr范围内，源功率800W到1000W范围内，偏置电压为0V，工艺气体包括O2，工艺气体流量为：O2为150sccm到250sccm范围内，工艺温度在40℃到60℃范围内。

参考图14至图19，回刻所述第一隔离层131和所述初始隔离结构133，分别形成第一隔离结构151和第二隔离结构152，所述第二隔离结构152露出所述鳍部110的部分侧壁表面，所述第一隔离结构151顶部表面高于所述第二隔离结构152的顶部表面。

回刻所述第一隔离层131和所述初始隔离结构133的步骤用于形成第一隔离结构151和第二隔离结构152。所述第二隔离结构152露出所述鳍部110部分侧壁表面，从而使后续所形成的栅极结构能够覆盖所述鳍部110部分侧壁表面。

由于所述第一隔离层131顶部和所述初始隔离结构133顶部之间具有预设高度差H，而且在回刻所述第一隔离层131和所述初始隔离结构133的步骤中所述第一隔离层131和所述初始隔离结构133同时受到刻蚀。所以所形成第一隔离结构151的顶部表面与所述第二隔离结构152的顶部表面之间也具有高度差。

具体的，所述第一隔离层131和所述第二隔离层132的材料相同，即所述第一隔离层131和所述初始隔离结构133的材料相同，而且在回刻所述第一隔离层131和所述初始隔离结构133的步骤中，对所述第一隔离层131的刻蚀速率和对所述初始隔离结构133的刻蚀速率相等，所以所述第一隔离结构151的顶部与所述第二隔离结构152的顶部的高度差与所述预设高度差H相当。

具体的，所述预设高度差H(如图12所示)在到范围内，所以回刻所述第一隔离层131和所述初始隔离结构133之后，所述第一隔离结构131顶部表面和所述第二隔离结构133顶部表面的高度差在到范围内。

需要说明的是，本实施例中，所述半导体结构为单扩散隔断器件(Single diffusion break，SDB)，所以所形成第二隔离结构152顶部表面低于所述鳍部110的顶部表面。

具体的，形成所述第一隔离结构151和所述第二隔离结构152的步骤包括：

参考图14至图16，其中图14是基于图12的立体图，图15是图14中沿HH线的剖面结构示意图，图16是图14中沿II线的剖视结构示意图。

对所述第一隔离层131和所述初始隔离结构133进行第一刻蚀，使剩余的所述初始隔离结构133与所述鳍部110顶部齐平，露出所述掩膜层120。

所述第一刻蚀用于露出所述掩膜层120，从而为后续去除所述掩膜层120的步骤提供工艺表面。

为了避免所述第一刻蚀对所述鳍部110造成损伤，本实施例中，通过SiCoNi刻蚀的方式进行所述第一刻蚀。

参考图17，去除所述掩膜层120(如图16所示)，露出所述鳍部110的顶部表面。

去除所述掩膜层120的步骤用于露出所述鳍部110的顶部表面，从而使后续所形成栅极结构覆盖所述鳍部110部分顶部表面。本实施例中，所述掩膜层120的材料为氮化硅。所以通过磷酸湿法刻蚀的方式去除所述掩膜层120。

参考图18和图19，其中图19是图18中沿JJ线的剖面结构示意图。

对剩余的所述第一隔离层131(如图17所示)和所述初始隔离结构133(如图17所示)进行第二刻蚀，形成所述第一隔离结构151和所述第二隔离结构152。

具体的，对剩余的所述第一隔离层131和所述初始隔离结构133进行第二刻蚀，露出所述鳍部110的部分侧壁表面，形成第一隔离结构151和第二隔离结构152。为了避免损伤鳍部110，进行第二刻蚀的步骤中，采用SiCoNi刻蚀的方式进行所述第二刻蚀。

需要说明的是，本实施例中，所述半导体结构为单扩散隔断器件，所以在形成所述第一隔离结构151和所述第二隔离结构152之后，所述形成方法还包括：形成位于所述第一隔离结构151上的伪栅结构和位于所述鳍部110上的栅极结构，所述栅极结构横跨所述鳍部110且覆盖所述鳍部110部分顶部和部分侧壁的表面。

形成所述栅极结构和伪栅结构的方法与现有技术相同，本发明在不再赘述。

综上，本发明技术方案，在形成第一隔离层和第二隔离层之后，通过减薄所述第二隔离层形成初始隔离结构，使所述第一隔离层和所述初始隔离结构之间形成预设高度差。与现有技术中通过在介质层上形成牺牲层的做法相比，本发明技术方案简化了工艺步骤，降低了工艺难度，有利于提高形成半导体结构的良率和效率。而且本发明可选方案中，所述鳍部表面具有掩膜层，所述第一隔离层和所述第二隔离层的顶部表面与所述掩膜层顶部表面齐平，在回刻所述第二隔离层的过程中，减薄所述掩膜层至预设厚度。所述掩膜层的存在能够有效的在回刻所述第二隔离结构的过程中保护所述鳍部不受损伤，有利于提高所形成半导体结构的性能。

虽然本发明披露如上，但本发明并非限定于此。任何本领域技术人员，在不脱离本发明的精神和范围内，均可作各种更动与修改，因此本发明的保护范围应当以权利要求所限定的范围为准。