半导体装置的制作方法

文档序号:11252660
半导体装置的制造方法

本公开涉及一种半导体装置及其制造方法,且特别涉及一种具有增厚的栅极间隔物的半导体装置及其制造方法。



背景技术:

半导体集成电路(IC)工业经历了快速的成长。集成电路材料及设计的技术进步产生了许多集成电路世代,其中每一世代具有比上一世代更小及更复杂的电路。然而,这些进步增加了集成电路工艺及生产的复杂性,而为了让这些进步被实现,工艺及生产需要同步的发展。在集成电路演进的过程,功能密度(亦即,每一芯片面积的互连装置的数量)普遍地增加,然而几何尺寸(亦即,生产工艺可以产生的最小的元件或线)则降低。

持续降低的几何尺寸为半导体的制造带来一些挑战。举例来说,制造过程当中可能会发生微电子元件(例如:源极/漏极与形成于其上的导电接点之间的错位)之间的错位(misalignment),而可能损害半导体装置或降低其效能。此外,较小的装置尺寸可能造成较显著的寄生电容(parasitic capacitance),其亦可对半导体装置的效能造成负面影响。

因此,虽然现行的半导体装置及其制造大致上满足其预期的用途,但并非在各层面都令人满意。



技术实现要素:

本公开包括一种半导体装置,其包括晶体管。上述晶体管包括源极/漏极区、栅极结构、设置于栅极结构的侧壁上的栅极间隔物、邻近于栅极间隔物上部设置的第一介电材料、以及邻近于栅极间隔物下部设置的第二介电材料。上述第二介电材料与第一介电材料的材料组成不同

本公开亦包括一种半导体装置,其包括非输入/输出装置。上述非输入/输出装置包括第一源极/漏极、第一栅极结构、设置于第一栅极结构的侧壁上的第一栅极间隔物、设置于第一栅极间隔物旁边的第一层间介电层、设置于第一栅极结构及第一层间介电层上的第一介电层、以及设置于第一源极/漏极上的第一接点(contact)。第一介电层具有第一下凹上表面。第一接点延伸穿过第一层间介电层及第一介电层。上述半导体装置亦包括输入/输出装置。上述输入/输出装置包括第二源极/漏极、第二栅极结构、设置于第二栅极结构的侧壁上的第二栅极间隔物、设置于第二栅极间隔物旁边的第二层间介电层、设置于第二栅极结构及第二层间介电层上的第二介电层、以及设置于第二源极/漏极上的第二接点。第二接点延伸穿过第二层间介电层及第二介电层。第二介电层具有第二下凹上表面。上述第二下凹上表面的深度大于上述第一下凹上表面。

本公开还包括一种半导体装置的制造方法,其包括接收一装置。上述装置包括源极/漏极、栅极、形成于栅极的侧壁上的栅极间隔物、以及形成于源极/漏极上的介电元件。上述栅极间隔物形成于栅极与介电元件之间。形成一凹口于上述介电元件的上表面中。形成介电层于介电元件的上表面及上述凹口的上,使得上述介电层的一部分呈现出下凹的形状。蚀刻出穿过上述介电层及介电元件的接触孔。上述接触孔露出源极/漏极。

附图说明

以下将配合所附图式详述本公开的实施例。应注意的是,依据在业界的标准做法,各种特征并未按照比例绘制且仅用以说明例示。事实上,可能任意地放大或缩小元件的尺寸,以清楚地表现出本公开的特征。

图1为一作为例子的半导体装置的立体图。

图2-图8为根据本公开的各实施例所绘示的半导体装置的不同的剖面图。

图9为根据本公开中的实施例所绘示的半导体装置的制造方法的流程图。

附图标记说明:

50~鳍式场效晶体管装置

60~栅极

70~源极

80~漏极

100~半导体装置

110~基板

130~半导体层

140~栅极结构

150~栅极间隔物

160~源极/漏极区

180~层间介电层

200~层间介电层的上表面

200A~下凹的上表面

210~工艺

220~凹口

230~栅极间隔物的侧壁表面的部分

250~介电层

250A~介电层的一部分

260~介电层的上表面

280~层间介电层

300~接触孔

350~源极/漏极接点

400~半导体装置

600~方法

610、620、630、640、650~步骤

具体实施方式

以下公开许多不同的实施方法或是例子来实行本公开的不同特征,以下描述具体的元件及其排列的实施例以阐述本公开。当然这些实施例仅用以例示,且不该以此限定本公开的范围。例如,在说明书中提到第一特征形成于第二特征之上,其包括第一特征与第二特征是直接接触的实施例,另外也包括于第一特征与第二特征之间另外有其他特征的实施例,亦即,第一特征与第二特征并非直接接触。此外,在不同实施例中可能使用重复的标号或标示,这些重复仅为了简单清楚地叙述本公开,不代表所讨论的不同实施例及/或结构之间有特定的关系。此外,为了简化及明确,可能任意地以不同的尺寸绘示不同的特征。

此外,其中可能用到与空间相关用词,例如“在…下方”、“下方”、“较低的”、“上方”、“较高的”及类似的用词,这些空间相关用词是为了便于描述图示中一个(些)元件或特征与另一个(些)元件或特征之间的关系,这些空间相关用词包括使用中或操作中的装置的不同方位,以及图式中所描述的方位。举例而言,如果图中的装置被倒放,原来所描述的在其他元件或特征下方的元件将变成在其他元件或特征的上方。因此,例示性的用词”在…下方”可同时包括上与下的方位。装置可能被转向不同方位(旋转90度或其他方位),则其中使用的空间相关形容词也可相同地照着解释。

本公开涉及鳍式场效晶体管装置(fin-like field-effect transistor,简称FinFET),但不依此为限。鳍式场效晶体管的使用在半导体工业中越来越普及。举例而言,鳍式场效晶体管可为互补式金属氧化物半导体(CMOS)装置,上述互补式金属氧化物半导体装置包括P型金属氧化物半导体(PMOS)鳍式场效晶体管装置及N型金属氧化物半导体(NMOS)鳍式场效晶体管装置。在典型的鳍式场效晶体管装置中,栅极环绕(wrap around)鳍结构,且源极与漏极形成于上述鳍结构之中。然而,至少一部分归因于鳍结构的狭窄的特性,对准(align)源极/漏极与形成于其上的导电源极/漏极接触孔并不容易。源极/漏极接触孔的横向位移(亦即,错位)可能无意中损害栅极,其肇因于用以形成源极/漏极接触孔的蚀刻工艺可能也会有害地蚀刻栅极。

为了改善源极/漏极接点与源极/漏极之间的对准,本公开形成下凹(recessed)的介电层以有效地充当”额外栅极间隔物”。上述的”额外栅极间隔物”避免栅极于无意中被蚀刻。将于后文参照图1-图9说明本公开的各层面。应理解的是,后续的公开将持续以一或多个鳍式场效晶体管作为例子说明本公开的各个实施例。然而,应理解的是,除非有特别主张,本公开不应被限定于特定类型的装置。

请参照图1,其绘示出作为例子的鳍式场效晶体管装置50的立体图。鳍式场效晶体管装置50为形成于基板上的非平面的多栅极(multi gate)晶体管。一薄的硅的”类鳍”结构(称作鳍)形成鳍式场效晶体管装置50的体部(body)。鳍式场效晶体管装置50的栅极60环绕上述的鳍。Lg表示栅极60的长度(或宽度,依立体图的情况而定)。鳍式场效晶体管装置50的源极70与漏极80形成于栅极60相对侧的鳍的延伸中。上述的鳍本身充当为沟道。鳍式场效晶体管装置50的有效沟道长度由鳍的尺寸决定。

鳍式场效晶体管装置(FinFET)相对于传统的金属氧化物半导体场效晶体管装置(MOSFET,亦称为平面装置)具有许多优点。上述优点可包括较佳的芯片面积效率(chip area efficiency)、较佳的载子迁移率、以及与平面装置相容的制造流程。因此,使用鳍式场效晶体管装置作为集成电路芯片的部分或整体设计可能是有好处的。

请参照图2,其绘示出半导体装置100。图2沿着图1的X-Z平面概略地绘示出鳍式场效晶体管装置100的剖面图。半导体装置100包括基板110。在一实施例中,基板110包括介电材料,例如:氧化硅(SiO2)。在其他实施例中,基板110可包括其他适当的材料,例如:半导体材料。

半导体层130形成于基板110之上。在一实施例中,半导体层130包括结晶硅材料。应理解的是,在替代的实施例中,半导体层130可包括其他适当的材料。可进行注入工艺以注入多个掺质离子至半导体层130。在一些实施例中,掺质离子可包括n型材料(例如:砷(As)或磷(P)),或在一些其他实施例中则可包括p型材料(例如:硼(B)),其根据所需要的为NMOS或PMOS而定。在一些实施例中,于进行上述的注入工艺之后,半导体层130中的掺杂浓度水平约为1x1017ions/cm3至5x1019ions/cm3。在其他实施例中,可有不同的基板厚度及掺杂浓度水平。

图案化半导体层130以形成鳍结构(例如:图1中所示的鳍结构)。鳍结构以伸长的方式(elongate manner)沿着方向X延伸。承前述,鳍结构的一部分将充当半导体装置100的导电沟道,而鳍结构的另一部分将充当半导体装置100的源极/漏极区。

半导体装置100包括栅极结构140。所形成的栅极结构140以如图1所示的方式围绕鳍结构。然而,因为图2为沿着X-Z平面所绘示的鳍式场效晶体管装置的剖面图(亦即,在鳍结构上切割鳍式场效晶体管装置),因此其仅绘示出各栅极结构140的一部分。也就是说,图2绘示出栅极结构140设置于鳍结构上的部分,而非栅极结构140设置于鳍结构旁的部分。

每一栅极结构140包括各自的形成于鳍结构周围的栅极介电层以及形成于栅极介电层上的栅极电极层。可使用所属领域中已知的沉积工艺各自形成栅极介电层及栅极电极层,例如:化学气相沉积工艺(chemical vapor deposition,简称CVD)、物理气相沉积工艺(physical vapor deposition,简称PVD)、原子层沉积工艺(atomic layer deposition,简称ALD)、上述的组合、或其他适当的工艺。

在一些实施例中,栅极结构140为高介电常数金属栅极结构。在这实施例中,栅极介电层包含高介电常数介电材料。高介电常数介电材料的介电常数大于SiO2的介电常数(介电常数约为4)。在一实施例中,栅极介电层300包含HfO2,其介电常数约为18至40。在替代的实施例当中,栅极介电层300可包含下列材料之一:ZrO2、Y2O3、La2O5、Gd2O5、TiO2、Ta2O5、HfErO、HfLaO、HfYO、HfGdO、HfAlO、HfZrO、HfTiO、HfTaO、以及SrTiO。栅极电极层包含金属或金属化合物。举例而言,栅极电极层可包含氮化钛(TiN)材料、钨(W)、氮化钨(WN)、或铝化钨(WAl)、铝(Al)、钛(Ti)、铜(Cu)、或其组合。

形成高介电常数金属栅极的步骤可能包括替换栅极(gate replacement)制造流程。在一替换栅极制造流程的实施例中,形成虚设栅极电极层(例如:包含多晶硅)于高介电常数栅极介电层上,在进行离子注入工艺以形成源极与漏极区之后(于后文将详细说明),移除虚设栅极电极层,接着形成金属栅极电极层以取代虚设栅极电极层。上述的替换栅极制造流程可称作后栅极(gate-last)制造流程。在另一个替换栅极制造流程的实施例中,形成虚设栅极介电层(例如:包含氧化硅),而虚设栅极电极层则形成于虚设栅极介电层之上,在进行离子注入工艺以形成源极与漏极区之后,虚设栅极介电层及虚设栅极电极层皆被移除,形成高介电常数栅极介电层以取代虚设栅极介电层,以及形成金属栅极电极层以取代虚设栅极电极层。上述的替换栅极制造流程可称作后高介电常数(high-k-last)制造流程。举例而言,形成高介电常数金属栅极结构的细节更详细描述于美国专利“Cost-effective gate replacement process”(申请号为13/440,848,提申日期为2012年4月5日,发明人为Zhu等人,此专利申请案于2014年6月17日公告为美国专利号8,753,931),上述专利所公开的全部内容被当作参考资料并入此处。

形成栅极间隔物150于栅极结构140的侧壁表面上。沉积间隔物材料于栅极结构140上,之后在间隔物材料上进行图案化工艺(例如:蚀刻工艺)以形成栅极间隔物150。间隔物材料可包括介电材料。在一实施例中,间隔物材料包括氧化硅。在另一实施例中,间隔物材料包括氮化硅。

继续参考图2,设置沟道区于每一栅极结构140之下的半导体层130的一部分中。于栅极结构140之间形成源极/漏极区160于半导体层130的另一部分中。换句话说,源极/漏极区160(其中之一如图2所示)形成于每一栅极结构140的相对侧。在一些实施例中,源极/漏极区160可包括轻掺杂源极/漏极区与重掺杂源极/漏极区。可以离子注入工艺将掺质离子注入至位于栅极结构140任一侧(或相对侧)的鳍结构的部分而形成轻掺杂源极/漏极区。用来形成轻掺杂源极/漏极区的离子注入工艺于形成栅极间隔物150之前进行。在形成栅极间隔物150之后,进行另一离子注入工艺将掺质离子注入至未被栅极结构140或栅极间隔物150所保护的鳍结构的部分。上述的离子注入工艺形成重掺杂源极/漏极区,其掺质浓度水平高于轻掺杂源极/漏极区的掺质浓度水平。

半导体装置100亦包括层间介电层180(interlayer dielectric,简称ILD)。在图2所描绘的实施例中,层间介电层180横向上邻近于栅极间隔物150设置,而垂直方向上设置于源极/漏极区160之上。在一些实施例中,层间介电层180包含低介电常数介电材料(介电常数低于氧化硅的介电常数)。举例而言,低介电常数介电材料可包括掺氟二氧化硅(fluorine-doped silicon dioxide)、掺碳二氧化硅(carbon-doped silicon dioxide)、多孔二氧化硅(porous silicon dioxide)、多孔掺碳二氧化硅(porous carbon-doped silicon dioxide)或旋转涂布高分子介电材料(spin-on polymeric dielectric material)。如图2所示,层间介电层180具有平坦的上表面200,其与栅极结构140的上表面共平面。

接着请参照图3,对半导体装置100进行工艺210以形成凹口(recess)220于层间介电层的上表面200中。在一些实施例中,工艺210包括一或多个蚀刻工艺。蚀刻工艺可包括湿蚀刻工艺、干蚀刻工艺、或其组合。上述的一或多个蚀刻工艺被配置来蚀刻掉层间介电层180的材料而实质上不蚀刻掉栅极结构140或栅极间隔物150的材料。举例而言,可配置对于层间介电层180的材料的蚀刻率实质上高于对于栅极结构140或栅极间隔物150的材料的蚀刻率的蚀刻剂而达到上述目的。

在一些其他实施例中,工艺210包括一或多个研磨工艺,例如:化学机械研磨工艺(chemical mechanical polishing,简称CMP)。上述化学机械研磨工艺使用审慎调和的研磨液(slurry),其不同于传统的化学机械研磨工艺中的研磨液,使得研磨掉层间介电层180的材料的速率高于研磨掉栅极结构140或栅极间隔物150的材料的速率。

不论如何实现工艺210,其结果为部分移除层间介电层180将形成开口220于层间介电层180之上。换句话说,使层间介电层180”塌落(caved in)”而具有下凹的上表面200A。下凹的上表面200A向下倾斜(朝向基板110)。在一些实施例中,下凹的上表面200A亦可具有向下的曲率(downward curvature)。在一些实施例中,移除层间介电层180露出了栅极间隔物150的上部而成为开口220。换句话说,栅极间隔物150(设置于层间介电层180旁边)各自具有侧壁表面的露出部分230。

应理解的是,根据传统的半导体制造方法,并不会进行工艺210。根据本公开的各面向进行工艺210以使得后续形成的介电层有效地增大栅极间隔物150的厚度,于后文将详细说明。

请参照图4,形成介电层250于栅极结构140及层间介电层180之上。介电层250至少部分填充开口220且直接物理接触层间介电层180以及栅极间隔物150的上侧壁表面的部分230。在一些实施例中,以共形沉积工艺(conformal deposition process)形成介电层250,因此,介电层250的上表面260部分地呈现了层间介电层180的下凹上表面200A的下凹形状或轮廓(profile)。换句话说,所形成的介电层250亦具有下凹上表面260。这使得部分的介电层250横向地设置于栅极间隔物150的侧壁的部分230上。在一些实施例中,介电层250为蚀刻停止层(etching-stop layer,简称ESL)且其材料成分不同于层间介电层180。介电层250的材料成分可相同于或不同于栅极间隔物150。在一些实施例中,介电层250包含氮化硅。

请参照图5,形成另一介电层280于介电层250之上。可以适当的沉积工艺形成介电层280。介电层280亦是层间介电层且于此处之后可称为层间介电层280。在一些实施例中,层间介电层280以及层间介电层180具有相同的材料成分,举例而言,两者皆可包含低介电常数介电材料。然而,层间介电层280以及介电层250具有不同的材料成分。

请参照图6,使用各种蚀刻工艺以形成接触孔(contact hole)300。接触孔300垂直地延伸穿过层间介电层280、介电层250、以及层间介电层180。接触孔300露出了源极/漏极区160的一部分。在蚀刻出接触孔300的步骤中,介电层250的一部分250A有效地充当额外的栅极间隔物以避免栅极结构140被损坏。更详细而言,因为形成介电层250于层间介电层180的下凹的上表面200A上(参照图4),介电层250呈现了层间介电层180的上表面200A下凹的形状/轮廓,介电层250的部分250A直接设置于每一栅极间隔物150的侧壁的部分230上。介电层250的部分250A有效地”増厚(thicken)”栅极间隔物150。换句话说,栅极间隔物150可视为于其上部具有增大的横向厚度。

在蚀刻接触孔300的步骤中,可能会发生横向的位移。更详细而言,接触孔300可能横向地朝任一栅极结构140位移。这是不好的情况,因为随着接触孔300位移至太过靠近任一栅极结构140,所靠近的栅极结构140的栅极间隔物150可能被”贯穿(punched through)”。换句话说,可能蚀刻掉足够的栅极间隔物150(归因于接触孔300的横向位移),使得栅极间隔物150不再可以避免栅极结构140被蚀刻。因此,用以形成接触孔300的蚀刻工艺可能会损害栅极结构140。然而,因为介电层250的部分250A有效地“增厚”栅极间隔物150,“贯穿”栅极间隔物150是比较困难的。换句话说,即使接触孔300不幸地朝向任一栅极结构140横向位移,有效的“增厚”的栅极间隔物150可更完善地避免其自身被“贯穿”,因此栅极间隔物150可更佳地避免在形成接触孔300的步骤时无意间损害到栅极结构140。

应注意的是,所形成的层间介电层180若没有下凹的上表面,则不可能达到上述的功效。若层间介电层180仍然保留如图2所示的平坦上表面200,后续形成于其上的介电层250将位于栅极间隔物150之上。换句话说,介电层250将不具有形成于栅极间隔物150侧壁上的部分,如此一来,栅极间隔物150将不具有根据本公开而得的增大的横向厚度。

请参照图7,形成源极/漏极接点350于接触孔300之中。可以导电材料填充接触孔300以形成源极/漏极接点350(例如:导孔沉积工艺,via deposition process),接着研磨掉接触孔300之外的导电材料多余的部分。残留的导电材料的部分形成源极/漏极接点350。在一些实施例中,源极/漏极接点350包含钨。在其他的实施例中,源极/漏极接点350包含铝或铜。源极/漏极接点350电性连接至源极/漏极160(例如:经由物理接触)而提供了至源极/漏极160的电性连接。

因为源极/漏极接点350以及结构140的电极两者皆为导体,以及因为设置于其间的材料(例如:层间介电层180以及栅极间隔物150)为介电材料,而产生了寄生电容(parasitic capacitance,当介电材料设置于两导电平板之间时会产生电容)。电容与两导电板平板之间的距离成负相关。换句话说,电容随着两导电平板之间的距离增加而减少,而随着两导电平板之间的距离减少而增加。在以传统的方式制造的半导体装置中,源极/漏极接触孔的横向位移减少了两导电平板(亦即,源极/漏极接点350以及栅极结构140)之间的距离。栅极间隔物150可协助避免源极/漏极接触孔被蚀刻至过分靠近栅极结构140,然而因为栅极间隔物150很薄(特别是在顶部),而可能不足以达到其功能。因此,由于所形成的源极/漏极接点350太过靠近(亦即,距离小)栅极结构140而引起的寄生电容可能会很显著,特别是在半导体装置的尺寸随着每一技术世代将越来越小的情况下。上述的寄生电容对于半导体装置的效能具有不良的影响。

相较之下,本公开通过设置于间隔物150的侧壁230上的介电层250的部分250A以有效地”增大”间隔物150而降低了寄生电容。归因于“增大”或“增厚”的间隔物150,源极/漏极接触孔要将其贯穿将更为困难。换句话说,以更加自对准(self-aligned)的方式形成源极/漏极接触孔(亦即,于垂直方向上较佳地对准源极/漏极区160)。因此,相较于先前的制造方案,本公开增加了源极/漏极接点350与栅极结构140的栅极电极之间的有效距离(于先前的技术方案中,源极/漏极接点的横向位移使得上述距离太小)。

应理解的是,形成于层间介电层180中的凹陷量或凹陷程度可视半导体装置100的类型而定。举例而言,半导体装置100可为输入/输出装置(Input/Output(I/O)device)。输入/输出装置包括控制输入及/或输出电压/电流的装置,因此相较于非输入/输出装置,输入/输出装置必需能够承受较大的电压或电流变动(swing)。相较之下,非输入/输出装置可包括核心装置(core devices),其可包括逻辑装置(其不需要直接控制输入/输出的电压/电流)。举例而言,核心装置可包括各种逻辑栅极,例如:反及栅(NAND)、反或栅(NOR)、反相器(INVERTER)…等等。在一些实施例中,核心装置包括静态随机存取存储器(static random-access memory,简称SRAM)区。

输入/输出装置及非输入/输出装置的一个物理上的差异为输入/输出装置的相邻栅极结构之间的距离较非输入/输出装置的相邻栅极结构之间的距离长。换句话说,输入/输出装置的层间介电层180较非输入/输出装置宽。举例而言,图8绘示出非输入/输出装置的半导体装置400(例如:核心装置),但在其他方面则类似于图7的输入/输出装置100。非输入/输出装置400经历了实质上类似于前文参照图2-图7所描述的用以形成输入/输出装置100的工艺。因此,基于明确性及一致性的理由,图8的非输入/输出装置400及图7的输入/输出装置100的类似的元件将作相同的标示。

除了层间介电层的宽度差异之外,图8中的非输入/输出装置400以及图7中的输入/输出装置100的另一差异为相较于输入/输出装置100,非输入/输出装置400具有较不下凹的层间介电层180(因而具有较不下凹的介电层250)。在一些实施例中,较不下凹的层间介电层180表示非输入/输出装置400的层间介电层180的上表面(或介电层250的上表面260)较输入/输出装置100的层间介电层180的上表面(或介电层250的上表面260)浅。举例而言,输入/输出装置100与非输入/输出装置400的层间介电层的深度差异至少为1nm。在其他的实施例中,较不下凹的层间介电层180亦表示非输入/输出装置400的层间介电层180的上表面的曲率小于输入/输出装置100的层间介电层180的上表面的曲率,输入/输出装置100及非输入/输出装置400的介电层250的上表面260亦可有相同的情况。

输入/输出装置100形成较下凹的层间介电层180的一个理由在于输入/输出装置必须控制较大量的电压/电流,而在此情况下可能要更加注意寄生电容。因此,输入/输出装置100较下凹的层间介电层180可确保足够的介电材料形成于间隔物的上侧壁上(归因于较下凹的层间介电层)以有效地增厚间隔物150(如上所述)而较佳地减轻对于寄生电容的顾虑。

应理解的是,可进行额外的工艺以完成半导体装置100的制造流程。举例而言,可形成栅极接点,且亦可形成包含多个金属线及导孔的多层互连结构。半导体装置100亦可经历封装及测试工艺。为了简化说明,于此处并不详细讨论这些额外的工艺。此外,虽然前述参照图1至图8所进行的工艺使用鳍式场效晶体管作为半导体装置的例子,应理解的是,本公开的各层面(以及其益处)亦可应用于“平面”的非鳍式场效晶体管装置。

图9为根据本公开的实施例所绘示的半导体装置的制造方法600的流程图。方法600包括接收一装置的步骤610,上述装置包括源极/漏极、栅极、形成于栅极的侧壁上的栅极间隔物、以及形成于源极/漏极上的介电元件。栅极间隔物形成于栅极及介电元件之间。在一些实施例中,接收上述装置的步骤包括接收鳍式场效晶体管装置。鳍式场效晶体管装置包括鳍结构,源极/漏极形成于上述鳍结构之中,而栅极则环绕着鳍结构形成。

方法600包括形成凹口于介电元件的上表面中的步骤620。在一些实施例中,形成上述凹口的步骤包括对栅极及介电元件进行化学机械研磨工艺。配置化学机械研磨工艺的研磨液,使得研磨介电元件的速率大于研磨栅极的速率。在一些其他的实施例中,形成上述凹口的步骤包括以蚀刻工艺移除部分的介电元件。上述蚀刻工艺可包括湿蚀刻工艺或干蚀刻工艺。

方法600包括形成介电层于上述介电元件的上表面及上述凹口之上的步骤630,使得上述介电层的一部分呈现下凹的形状。

方法600包括蚀刻出穿过上述介电层及介电元件的接触孔的步骤640,上述接触孔露出源极/漏极。

方法600包括以导电材料填充上述接触孔而形成源极/漏极接点的步骤650。

在一些实施例中,进行形成上述凹口的步骤以露出栅极间隔物的侧壁的一部分,而进行形成上述介电层的步骤使得上述介电层的一部分直接形成于栅极间隔物的侧壁所露出的部分之上。在蚀刻出上述接触孔之后,上述介电层的部分残留于栅极间隔物的侧壁上。

在一些实施例中,接收装置的步骤610中包括接收非输入/输出装置以及输入/输出装置,其各自包括各自的源极/漏极、栅极、栅极间隔物、以及介电元件。输入/输出装置的介电元件相较于非输入/输出装置的介电元件具有较大的横向尺寸。在一些实施例中,于步骤620中所进行的形成凹口的步骤使得输入/输出装置的凹口深度较非输入/输出装置的凹口深度深。

应理解的是,可于前述的步骤610至650之前、之中、之后进行额外的工艺步骤以完成半导体装置的制造。举例而言,于制造完成之前,半导体装置可经历测试及封装工艺。基于简化的理由,于此处不讨论其他工艺步骤。

由以上可知,相较于传统半导体装置及其制造方法,本公开提供了许多优点。然而,应理解的是,其他实施例可提供额外的优点,而并非所有优点需于此公开,且没有特定的优点需满足所有的实施例。

其中一个优点为本公开的半导体装置可降低源极/漏极与源极/漏极接触孔之间的错位可能产生的损害。如前文所述,不同于形成平坦的层间介电层,本公开使用蚀刻工艺或审慎调整的研磨工艺以使得层间介电层“塌落(caved-in)”或下凹。后续沉积介电层于下凹的层间介电层上的步骤有效地増大或增厚了间隔物。因此,用以形成源极/漏极接触孔的蚀刻工艺无法轻易地穿透(pierce through)“增厚”的间隔物而避免了栅极结构被损害。

按照类似的概念,另一优点为“增厚”的间隔物可放宽与形成源极/漏极接触孔有关的叠置要求(overlay requirement)或蚀刻工艺的负担。这是因为即使源极/漏极接触孔存在有一些横向位移,于此处形成的“增厚”的间隔物仍可适当地保护栅极结构而不大可能产生严重的后果。

此外,本公开亦提供了降低寄生电容的优点。从本公开的脉络中,寄生电容为栅极结构与源极/漏极接点之间的距离的反函数(inverse function)。此处的“增厚”的间隔物确保了源极/漏极接触不会”太过靠近”栅极结构的任一侧。换句话说,“增厚”的间隔物有效地増长了栅极结构与源极/漏极接点之间的最小距离。随着此距离的增加,所产生的寄生电容会降低。降低寄生电容改善了良率且提升了半导体装置的效能。

本公开的一层面关于一种半导体装置。上述半导体装置包括晶体管。上述晶体管包括源极/漏极区、栅极结构、设置于栅极结构的侧壁上的栅极间隔物、邻近于栅极间隔物上部设置的第一介电材料、以及邻近于栅极间隔物下部设置的第二介电材料。上述第二介电材料与第一介电材料的材料组成不同。

本公开的另一层面涉及一种半导体装置。上述半导体装置包括非输入/输出装置。上述非输入/输出装置包括第一源极/漏极、第一栅极结构、设置于第一栅极结构的侧壁上的第一栅极间隔物、设置于第一栅极间隔物旁边的第一层间介电层、设置于第一栅极结构及第一层间介电层上的第一介电层、以及设置于第一源极/漏极上的第一接点。第一介电层具有第一下凹上表面。第一接点延伸穿过第一层间介电层及第一介电层。上述半导体装置亦包括输入/输出装置。上述输入/输出装置包括第二源极/漏极、第二栅极结构、设置于第二栅极结构的侧壁上的第二栅极间隔物、设置于第二栅极间隔物旁边的第二层间介电层、设置于第二栅极结构及第二层间介电层上的第二介电层、以及设置于第二源极/漏极上的第二接点。第二接点延伸穿过第二层间介电层及第二介电层。第二介电层具有第二下凹上表面。上述第二下凹上表面的深度大于上述第一下凹上表面。

本公开的又另一层面涉及一种半导体装置的制造方法。接收一装置,上述装置包括源极/漏极、栅极、形成于栅极的侧壁上的栅极间隔物、以及形成于源极/漏极上的介电元件。上述栅极间隔物形成于栅极与介电元件之间。形成一凹口于上述介电元件的上表面中。形成介电层于介电元件的上表面及上述凹口之上,使得上述介电层的一部分呈现出下凹的形状。蚀刻出穿过上述介电层及介电元件的接触孔。上述接触孔露出源极/漏极。

上述内容概述许多实施例的特征,因此任何本领域技术人员,可更加理解本公开的各层面。任何本领域技术人员,可能无困难地以本公开为基础,设计或修改其他工艺及结构,以达到与本公开实施例相同的目的及/或得到相同的优点。任何本领域技术人员也应了解,在不脱离本公开的精神和范围内做不同改变、代替及修改,如此等效的创造并没有超出本公开的精神及范围。

再多了解一些
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