鳍式场效应管的形成方法以及半导体结构与流程

本发明涉及半导体领域，尤其涉及一种鳍式场效应管的形成方法以及半导体结构。

背景技术：

在半导体制造中，随着超大规模集成电路的发展趋势，集成电路特征尺寸持续减小。为了适应特征尺寸的减小，MOSFET场效应管的沟道长度也相应不断缩短。然而，随着器件沟道长度的缩短，器件源极与漏极间的距离也随之缩短，因此栅极对沟道的控制能力随之变差，栅极电压夹断(pinch off)沟道的难度也越来越大，使得亚阈值漏电(subthreshold leakage)现象，即所谓的短沟道效应(SCE：short-channel effects)更容易发生。

因此，为了更好的适应特征尺寸的减小，半导体工艺逐渐开始从平面MOSFET晶体管向具有更高功效的三维立体式的晶体管过渡，如鳍式场效应管(FinFET)。FinFET中，栅至少可以从两侧对超薄体(鳍部)进行控制，相比平面MOSFET器件，栅极对沟道的控制能力更强，能够很好的抑制短沟道效应；且FinFET相对于其他器件，与现有的集成电路制造具有更好的兼容性。

然而，现有技术中，当需要形成的鳍式场效应管中的鳍部具有不同的关键尺寸(CD，Critical Dimension)时，往往采用较复杂的工艺形成，因此，亟需提供一种新的鳍式场效应管的形成方法，形成具有不同关键尺寸的鳍部，且工艺步骤简单。

技术实现要素：

本发明解决的问题是提供一种鳍式场效应管的形成方法以及半导体结构，形成不同尺寸的鳍部，且形成鳍式场效应管的工艺步骤简单。

为解决上述问题，本发明提供一种鳍式场效应管的形成方法，包括：提供基底，所述基底包括用于形成第一鳍部的第一区域，以及用于第二鳍部的第二区域，其中沿垂直于鳍部延伸的方向上，所述第一鳍部的尺寸小于所述第二鳍部的尺寸；在所述基底上形成多个相互平行的硬掩膜层；在所述第二区域硬掩膜层的侧壁上形成第一侧壁层，位于所述第一区域的硬掩膜层、以及位于所述第二区域的硬掩膜层和第一侧壁层构成掩模结构；以所述掩模结构为掩膜刻蚀所述基底，形成衬底和位于所述衬底上分立的鳍部；位于所述第一区域衬底上的鳍部为第一鳍部，位于所述第二区域衬底上的鳍部为第二鳍部。

可选的，所述硬掩膜层的材料为氮化硅、碳化硅、碳氮化硅、碳氮氧化硅、氮氧化硅、氮化硼或碳氮化硼。

可选的，在所述第二区域硬掩膜层的侧壁上形成第一侧壁层的步骤包括：在所述硬掩膜层露出的基底上形成填充层，所述填充层的顶部与所述硬掩膜层的顶部齐平；去除所述第二区域的填充层；形成保形覆盖所述硬掩膜层、填充层和基底的侧壁材料；去除所述填充层顶部、硬掩膜层顶部和基底上的侧壁材料，保留所述第二区域硬掩膜层侧壁上的侧壁材料，剩余所述侧壁材料为所述第一侧壁层；去除所述填充层。

可选的，所述填充层的材料为有机介电材料、底部抗反射层材料、深紫外光吸收氧化硅材料、光刻胶、无定形碳、氧化硅或磷硅玻璃。

可选的，采用干法刻蚀工艺，去除所述填充层顶部、硬掩膜层顶部和基底上的侧壁材料。

可选的，所述干法刻蚀工艺的参数包括：刻蚀气体为HBr、HCl和CF4中的一种或多种气体，载气为Ar或N2，刻蚀气体的气体流量为5sccm至500sccm，压强为5mTorr至500mTorr。

可选的，在所述基底上形成硬掩膜层的步骤中，还包括在所述第一区域和第二区域交界处形成过渡硬掩膜层；去除所述第二区域的填充层后，所述填充层还覆盖所述过渡硬掩膜层位于所述第一区域一侧的侧壁；形成保形覆盖所述硬掩膜层、填充层和基底的侧壁材料的步骤中，所述侧壁材料还覆盖所述过渡硬掩膜层顶部以及位于第二区域一侧的侧壁；在所述第二区域硬掩膜层的侧壁上形成第一侧壁层的步骤中，在所述过渡硬掩膜层位于第二区域一侧的侧壁上形成第二侧壁层。

可选的，以所述掩模结构为掩膜刻蚀所述基底的步骤中，以所述过渡硬掩膜层以及位于所述过渡硬掩膜层侧壁上的第二侧壁层为掩膜，刻蚀所述基底，形成位于所述第一区域和第二区域交界处衬底上的过渡鳍部；其中，沿垂直于鳍部延伸的方向上，所述过渡鳍部的尺寸小于所述第二鳍部的尺寸，且所述过渡鳍部的尺寸大于所述第一鳍部的尺寸。

可选的，所述第一侧壁层的材料为氮化硅、碳化硅、碳氮化硅、碳氮氧化硅、氮氧化硅、氮化硼或碳氮化硼。

可选的，形成所述第一侧壁层的工艺为原子层沉积工艺、炉管沉积工艺或化学气相沉积工艺。

可选的，所述第一侧壁层的材料为氮化硅，所述侧壁层的工艺为原子层沉积工艺；所述原子层沉积工艺的参数包括：向原子层沉积室内通入的前驱体为含氮和硅的前驱体，工艺温度为50℃至500℃，压强为0.5Torr至10Torr，前驱体的气体流量为50sccm至50slm。

可选的，所述第一侧壁层的厚度为至

可选的，提供基底后，在所述基底上形成硬掩膜层之前，所述形成方法还包括：在部分所述基底上形成底部硬掩膜层，所述底部硬掩膜层横跨所述第一区域和第二区域，且所述底部硬掩膜层的延伸方向垂直于后续所形成鳍部的延伸方向；在所述基底上形成硬掩膜层的步骤中，在所述底部硬掩膜层上以及基底上形成所述硬掩膜层，所述硬掩膜层横跨所述底部硬掩膜层，且覆盖所述底部硬掩膜层的部分顶部表面和侧壁表面；以所述掩膜结构为掩膜刻蚀所述基底的步骤中，还以所述底部硬掩膜层为掩膜。

可选的，所述底部硬掩膜层包括位于所述基底上的第一氮化硅层、位于所述第一氮化硅层上的多晶硅层以及位于所述多晶硅层上的第二氮化硅层。

相应的，本发明还提供一种半导体结构，包括：基底，所述基底包括用于形成第一鳍部的第一区域，以及用于第二鳍部的第二区域，其中沿垂直于鳍部延伸的方向上，所述第一鳍部的尺寸小于所述第二鳍部的尺寸；多个硬掩膜层，位于所述基底上且相互平行；第一侧壁层，位于所述第二区域的硬掩膜层侧壁上；其中，位于所述第一区域的硬掩膜层、以及位于所述第二区域的硬掩膜层和第一侧壁层用于作为掩模结构。

可选的，所述硬掩膜层的材料为氮化硅、碳化硅、碳氮化硅、碳氮氧化硅、氮氧化硅、氮化硼或碳氮化硼。

可选的，所述第一侧壁层的材料为氮化硅、碳化硅、碳氮化硅、碳氮氧化硅、氮氧化硅、氮化硼或碳氮化硼。

可选的，所述第一侧壁层的厚度为至

可选的，所述半导体结构还包括：过渡硬掩膜层，位于所述第一区域和第二区域交界处；第二侧壁层，位于所述过渡硬掩膜层位于第二区域一侧的侧壁上。

与现有技术相比，本发明的技术方案具有以下优点：

本发明在形成硬掩膜层后，在第二区域硬掩膜层的侧壁上形成第一侧壁层，位于所述第一区域的硬掩膜层、以及位于所述第二区域的硬掩膜层和第一侧壁层构成掩模结构，因此刻蚀基底以形成衬底和位于所述衬底上分立的鳍部的步骤中，以所述掩模结构为掩膜刻蚀所述基底，即以所述第一区域硬掩膜层为掩膜刻蚀所述第一区域的基底以形成第一鳍部，以所述第二区域硬掩膜层和第一侧壁层为掩膜刻蚀所述第二区域的基底以形成第二鳍部，使得沿垂直于鳍部延伸的方向上，所述第一鳍部的尺寸小于所述第二鳍部的尺寸，从而可以形成不同尺寸的鳍部，本发明提供的形成方法工艺简单，且还节约了半导体生产成本。

本发明提供一种半导体结构，所述半导体结构包括位于所述基底上且相互平行的多个硬掩膜层；位于所述第二区域硬掩膜层侧壁上的第一侧壁层；其中，位于所述第一区域的硬掩膜层、以及位于所述第二区域的硬掩膜层和第一侧壁层用于作为掩模结构；所述掩模结构可作为刻蚀所述基底的刻蚀掩膜，即可以以所述第一区域硬掩膜层为掩膜刻蚀所述第一区域的基底以形成第一鳍部，以所述第二区域硬掩膜层和第一侧壁层为掩膜刻蚀所述第二区域的基底以形成第二鳍部，从而使得沿垂直于鳍部延伸的方向上，所述第一鳍部的尺寸小于所述第二鳍部的尺寸；也就是说，通过本发明所述半导体结构可以形成不同尺寸的鳍部，且工艺简单，还可以节约半导体生产成本。

附图说明

图1至图10是本发明鳍式场效应管的形成方法一实施例中各步骤对应的剖面结构示意图。

具体实施方式

由背景技术可知，当形成的鳍部具有不同的关键尺寸时，现有技术提供的鳍式场效应管的形成工艺较为复杂。

为了解决所述技术问题，本发明提供一种鳍式场效应管的形成方法，包括：提供基底，所述基底包括用于形成第一鳍部的第一区域，以及用于第二鳍部的第二区域，其中沿垂直于鳍部延伸的方向上，所述第一鳍部的尺寸小于所述第二鳍部的尺寸；在所述基底上形成多个相互平行的硬掩膜层；在所述第二区域硬掩膜层的侧壁上形成第一侧壁层，位于所述第一区域的硬掩膜层、以及位于所述第二区域的硬掩膜层和第一侧壁层构成掩模结构；以所述掩模结构为掩膜刻蚀所述基底，形成衬底和位于所述衬底上分立的鳍部；位于所述第一区域衬底上的鳍部为第一鳍部，位于所述第二区域衬底上的鳍部为第二鳍部。

本发明在形成硬掩膜层后，在第二区域硬掩膜层的侧壁上形成第一侧壁层，位于所述第一区域的硬掩膜层、以及位于所述第二区域的硬掩膜层和第一侧壁层构成掩模结构，因此刻蚀基底以形成衬底和位于所述衬底上分立的鳍部的步骤中，以所述掩模结构为掩膜刻蚀所述基底，即以所述第一区域硬掩膜层为掩膜刻蚀所述第一区域的基底以形成第一鳍部，以所述第二区域硬掩膜层和第一侧壁层为掩膜刻蚀所述第二区域的基底以形成第二鳍部，使得沿垂直于鳍部延伸的方向上，所述第一鳍部的尺寸小于所述第二鳍部的尺寸，从而可以形成不同尺寸的鳍部，本发明提供的形成方法工艺简单，且还节约了半导体生产成本。

为使本发明的上述目的、特征和优点能够更为明显易懂，下面结合附图对本发明的具体实施例做详细的说明。

图1至图10是本发明鳍式场效应管的形成方法一实施例中各步骤对应结构示意图。

参考图1，提供基底10，所述基底10包括用于形成第一鳍部的第一区域I，以及用于第二鳍部的第二区域II，其中沿垂直于鳍部延伸的方向上，所述第一鳍部的尺寸小于所述第二鳍部的尺寸。

所述基底10为后续形成衬底和鳍部提供工艺平台。

本实施例中，所述第一区域I和第二区域II为相邻区域。在其他实施例中，所述第一区域和第二区域还可以相隔离。

本实施例中，所述基底10为硅基底。在其他实施例中，所述基底的材料还可以为锗、锗化硅、碳化硅、砷化镓或镓化铟，所述基底还能够为绝缘体上的硅基底或者绝缘体上的锗基底。

需要说明的是，后续所形成鳍部的延伸方向为第一方向(未标示)，垂直于所述第一方向的为第二方向(未标示)，所形成分立的鳍部在所述第一方向和第二方向呈矩阵排列。

因此，结合参考图2，图2示出了图1的俯视图，提供所述基底10后，所述形成方法还包括：在部分所述基底10上形成底部硬掩膜层20，所述底部硬掩膜层20横跨所述第一区域I和第二区域II，且所述底部硬掩膜层20的延伸方向垂直于后续所形成鳍部的延伸方向。

所述底部硬掩膜层20作为后续刻蚀所述基底10的刻蚀掩膜，用于形成沿所述第一方向上排列的分立鳍部。

需要说明的是，在所述第一方向上，所述底部硬掩膜层20的宽度尺寸根据后续所形成鳍部沿所述第一方向的长度而定。

本实施例中，所述底部硬掩膜层20为叠层结构，所述底部硬掩膜层20包括位于所述基底10上的第一氮化硅层、位于所述第一氮化硅层上的多晶硅层以及位于所述多晶硅层上的第二氮化硅层。

通过采用叠层结构底部硬掩膜层20的做法能够提高对后续刻蚀工艺的控制能力，有利于提高对后续刻蚀工艺控制的精度，防止出现过刻蚀的现象，从而使后续所形成鳍部的尺寸和形貌满足工艺需求。

结合参考图3至图5，图5为图4的俯视图，在所述基底10上形成多个相互平行的硬掩膜层31。

所述硬掩膜层31作为后续刻蚀所述基底10的刻蚀掩膜，用于形成沿所述第二方向上排列的分立鳍部。

因此所述硬掩膜层31的材料与所述基底10的材料不相同。本实施例中，所述硬掩膜层31的材料为氮化硅。在其他实施例中，所述硬掩膜层的材料还可以为碳化硅、碳氮化硅、碳氮氧化硅、氮氧化硅、氮化硼或碳氮化硼。

需要说明的是，在所述第二方向上，所述硬掩膜层31的宽度尺寸根据后续所形成鳍部沿所述第二方向的宽度尺寸而定。本实施例中，采用自对准双重图形化(Self-Aligned Double Patterned，SADP)工艺形成所述硬掩膜层31。

具体地，在所述基底10上形成硬掩膜层31的步骤包括：在所述基底10上形成图形化的核心层40(如图2所示)；在所述核心层40的侧壁和顶部、以及所述基底10上形成硬掩膜材料；去除所述核心层40顶部和基底10上的硬掩膜材料，保留所述核心层40侧壁上的硬掩膜材料，剩余所述硬掩膜材料为所述硬掩膜层31；去除所述核心层40，暴露出部分所述基底10。

在另一实施例中，形成所述硬掩膜层的步骤还可以包括：在所述基底上形成硬掩膜材料；在所述硬掩膜材料上形成图形化的光刻胶层；以所述光刻胶层为掩膜，图形化所述硬掩膜材料，形成硬掩膜层。

在其他实施例中，形成所述硬掩膜层的工艺还可以为自对准三重图形化(Self-Aligned Triple Patterned)工艺或自对准四重图形化(Self-Aligned Double Double Patterned，SaDDP)工艺。

所述核心层40的材料与所形成硬掩膜层31的材料不相同，且所述核心层40的材料与所述基底10的材料不相同，从而使得在去除所述核心层40时，可以减小对所述硬掩膜层31和基底10的损耗。本实施例中，所述核心层40的材料为多晶硅。在其他实施例中，所述核心层还可以是无定形碳或光刻胶。

本实施例中，采用干法刻蚀工艺去除所述核心层40。在其他实施例中，还可以采用湿法刻蚀工艺，或者湿法刻蚀和干法刻蚀相结合的工艺去除所述核心层。

需要说明的是，在所述第二方向上，所述核心层40的宽度尺寸根据后续所形成鳍部沿所述第二方向的间距而定。

还需要说明的是，为了简化工艺，降低光刻工艺的对准(Overlay)难度，本实施例中，在所述基底10上形成硬掩膜层31的步骤中，还包括在所述第一区域I和第二区域II交界处形成过渡硬掩膜层32。在其他实施例中，还可以不形成所述过渡硬掩膜层。

所述过渡硬掩膜层32的材料与所述硬掩膜层31的材料相同，所述过渡硬掩膜层32和所述硬掩膜层31在同一工艺步骤中形成。

此外，本实施例中，部分所述基底10上形成有底部硬掩膜层20，因此，在所述基底10上形成硬掩膜层31的步骤中，在所述底部硬掩膜层20上以及基底10上形成所述硬掩膜层31，所述硬掩膜层31横跨所述底部硬掩膜层20，且覆盖所述底部硬掩膜层20的部分顶部表面和侧壁表面。其中，所述底部硬掩膜层20的延伸方向为第二方向，所述硬掩膜层31的延伸方向为第一方向，因此所述底部硬掩膜层20的延伸方向与所述硬掩膜层31的延伸方向相垂直。

相应的，所述核心层40也横跨所述底部硬掩膜层20，且覆盖所述底部硬掩膜层20的部分顶部表面和侧壁表面，所述过渡硬掩膜层32也横跨所述底部硬掩膜层20，且覆盖所述底部硬掩膜层20的部分顶部表面和侧壁表面；所述底部硬掩膜层20的延伸方向与所述核心层40的延伸方向相垂直，所述底部硬掩膜层20的延伸方向与所述过渡硬掩膜层32的延伸方向相垂直。

结合参考图6至图9，在所述第二区域II硬掩膜层31的侧壁上形成第一侧壁层61(如图9所示)，位于所述第一区域I的硬掩膜层31、以及位于所述第二区域II的硬掩膜层31和第一侧壁层61构成掩模结构(未标示)。

所述掩模结构作为后续刻蚀所述基底10的刻蚀掩膜，具体地，所述第一区域I的硬掩膜层31作为后续刻蚀所述第一区域I基底10的刻蚀掩膜，所述第二区域II的硬掩膜层31和第一侧壁层61共同作为后续刻蚀所述第二区域II基底10的刻蚀掩膜，从而使得后续所形成第二区域II的鳍部在第二方向上的尺寸较大。

具体地，在所述第二区域II硬掩膜层31的侧壁上形成第一侧壁层61的步骤包括：在所述硬掩膜层31露出的基底上10形成填充层50(如图6所示)，所述填充层50的顶部与所述硬掩膜层31的顶部齐平；去除所述第二区域II的填充层50；形成保形覆盖所述硬掩膜层31、填充层50和基底10的侧壁材料60(如图7所示)；去除所述填充层50顶部、硬掩膜层31顶部和基底10上的侧壁材料60，保留所述第一区域I硬掩膜层31侧壁上的侧壁材料，剩余所述侧壁材料为所述第一侧壁层61；去除所述填充层50。

所述填充层50的材料为易于被去除的材料，且去除所述填充层50的工艺对所述基底10、第一侧壁层61和硬掩膜层31造成的损伤较小。

本实施例中，所述填充层50的材料为深紫外光吸收氧化硅(Deep UV Light Absorbing Oxide，DUO)材料，DUO材料具有良好的流动性，能够充分填充相邻所述硬掩膜层31之间、底部硬掩膜层20之间的间隙。在其他实施例中，所述填充层的材料还可以为有机介电层(Organic Dielectric Layer，ODL)材料、底部抗反射层材料(Bottom Anti-Reflective Coating，BARC)、光刻胶、无定形碳、氧化硅或磷硅玻璃(PSG)。其中，所述氧化硅的形成工艺为流动性化学气相沉积工艺(FCVD，Flowable Chemical Vapor Deposition)，从而能够充分填充相邻所述硬掩膜层之间、底部硬掩膜层之间的间隙。

所述第一侧壁层61与所述第二区域II的硬掩膜层31共同作为后续刻蚀所述第二区域II基底10的刻蚀掩膜，因此所述第一侧壁层61的材料与所述基底10的材料不相同。后续以所述第一侧壁层61和所述第二区域II硬掩膜层31为掩膜进行刻蚀时，为了提高所述刻蚀工艺的刻蚀效果，避免因刻蚀速率不一致带来的不良影响，本实施例中，所述第一侧壁层61的材料与所述硬掩膜层31的材料相同。具体地，所述第一侧壁层61的材料为氮化硅。在其他实施例中，所述第一侧壁层的材料还可以为碳化硅、碳氮化硅、碳氮氧化硅、氮氧化硅、氮化硼或碳氮化硼。

本实施例中，采用原子层沉积工艺形成所述第一侧壁层61，通过采用原子层沉积工艺，使所述第一侧壁层61具有良好的台阶覆盖性。具体地，所述原子层沉积工艺的参数包括：向原子层沉积室内通入的前驱体为含氮和硅的前驱体，工艺温度为50℃至500℃，压强为0.5Torr至10Torr，前驱体的气体流量为50sccm至50slm。

其中，当工艺温度低于50℃时，容易导致每次沉积工艺的沉积速度过慢，从而导致所述第一侧壁层61的厚度较薄，或者需要增加工艺时间以达到目标厚度值，从而降低所述第一侧壁层61的形成效率；当所述工艺温度高于500℃时，容易导致所述前驱体的热分解，从而引入类似化学气相沉积的现象，进而影响所述第一侧壁层61的纯度和台阶覆盖性，最终降低所述第一侧壁层61的形成质量。

基于所述设定的工艺温度，将腔室压强和气体流量设定在合理范围值内，从而保证所形成第一侧壁层61的高纯度和良好台阶覆盖性，且使所述第一侧壁层61的厚度达到目标厚度值。

在其他实施例中，形成所述第一侧壁层的工艺还可以为炉管沉积工艺或化学气相沉积工艺。

需要说明的是，所述第一侧壁层61的厚度根据后续所形成第二区域II鳍部沿所述第二方向的宽度而定，所述第一侧壁层61的厚度为第二区域II鳍部宽度和第一区域I鳍部宽度差值的一半。本实施例中，所述第一侧壁层61的厚度为至

本实施例中，采用干法刻蚀工艺去除所述填充层50顶部、硬掩膜层31顶部和基底10上的侧壁材料，以达到保留所述硬掩膜层31侧壁上侧壁材料60的目的。具体地，所述干法刻蚀工艺的参数包括：刻蚀气体为HBr、HCl和CF4中的一种或多种气体，载气为Ar或N2。

为了在保证刻蚀速率的同时，提高刻蚀稳定性，且避免对所述硬掩膜层31侧壁上的侧壁材料60、以及所述基底10造成刻蚀损伤，所述干法刻蚀工艺的参数需控制在合理范围内。本实施例中，刻蚀气体的气体流量为5sccm至500sccm，压强为5mTorr至500mTorr。

需要说明的是，所述第一区域I和第二区域II交界处基底10上形成有过渡硬掩膜层32，因此去除所述第二区域II的填充层50后，所述填充层50还覆盖所述过渡硬掩膜层32位于所述第一区域I一侧的侧壁。

相应的，形成保形覆盖所述硬掩膜层31、填充层50和基底20的侧壁材料60的步骤中，所述侧壁材料60还覆盖所述过渡硬掩膜层32顶部以及位于第二区域II一侧的侧壁；在所述第二区域II硬掩膜层31的侧壁上形成第一侧壁层61的步骤中，在所述过渡硬掩膜层32位于第二区域II一侧的侧壁上形成所述第二侧壁层62。

参考图10，以所述掩模结构(未标示)为掩膜刻蚀所述基底10，形成衬底100和位于所述衬底100上分立的鳍部(未标示)；位于所述第一区域I衬底100上的鳍部为第一鳍部110，位于所述第二区域II衬底100上的鳍部为第二鳍部120。

具体地，以所述第一区域I的硬掩膜层31为掩膜刻蚀所述第一区域I基底10、以所述第二区域II的硬掩膜层31和第一侧壁层61为掩膜刻蚀所述第二区域II基底10，形成衬底100、位于所述第一区域I衬底100上的第一鳍部110、以及位于所述第二区域II衬底100上的第二鳍部120。

本实施例中，所述衬底100为硅衬底。在其他实施例中，所述衬底的材料还可以为锗、锗化硅、碳化硅、砷化镓或镓化铟，所述衬底还能够为绝缘体上的硅衬底或者绝缘体上的锗衬底。所述鳍部的材料与所述衬底100的材料相同。

所述鳍部的材料与所述衬底100的材料相同。本实施例中，所述鳍部的材料为硅，即所述第一鳍部110和第二鳍部120的材料为硅。在其他实施例中，所述鳍部的材料还可以是锗、锗化硅、碳化硅、砷化镓或镓化铟。

本实施例中，所述第一鳍部110的侧壁与所述衬底100表面相垂直，所述第二鳍部120的侧壁与所述衬底100表面相垂直，即所述第一鳍部110的顶部尺寸等于底部尺寸，所述第二鳍部120的顶部尺寸等于底部尺寸。在其他实施例中，所述第一鳍部的顶部尺寸还可以小于底部尺寸，所述第二鳍部的顶部尺寸还可以小于底部尺寸。

需要说明的是，以所述掩模结构为掩膜刻蚀所述基底10的步骤中，还以所述过渡硬掩膜层32以及位于所述过渡硬掩膜层32侧壁上的第二侧壁层62为掩膜，刻蚀所述基底10，形成位于所述第一区域I和第二区域II交界处衬底100上的过渡鳍部130。

由于所述过渡硬掩膜层32位于所述第二区域II一侧的侧壁上形成所述第二侧壁层62，因此沿垂直于鳍部延伸的方向上(即在第二方向上)，所述过渡鳍部130的尺寸小于所述第二鳍部120的尺寸，且所述过渡鳍部130的尺寸大于所述第一鳍部110的尺寸。

还需要说明的是，以所述掩模结构为掩膜刻蚀所述基底10的步骤中，还以所述底部硬掩膜层20(如图5所示)为掩膜，因此可以形成沿鳍部延伸方向上(即在第一方向上)排列的分立鳍部，也就是说，所形成的鳍部在第一方向和第二方向上呈矩阵排列。

本实施例中，在形成硬掩膜层31(如图4所示)后，在第二区域II(如图8所示)硬掩膜层31的侧壁上形成第一侧壁层61(如图8所示)，位于所述第一区域I的硬掩膜层31、以及位于所述第二区域II的硬掩膜层31和第一侧壁层61构成掩模结构(未标示)，因此刻蚀基底10(如图7所示)以形成衬底100(如图10所示)和位于所述衬底100上多个分立的鳍部的步骤中，以所述掩模结构为掩膜刻蚀所述基底10，即以所述第一区域I硬掩膜层31为掩膜刻蚀所述第一区域I(如图9所示)的基底10以形成第一鳍部110(如图10所示)，以所述第二区域II硬掩膜层31和第一侧壁层61为掩膜刻蚀所述第二区域II的基底10以形成第二鳍部120(如图10所示)，使得沿垂直于鳍部延伸的方向上，所述第一鳍部110的尺寸小于所述第二鳍部120的尺寸，从而可以形成不同尺寸的鳍部，所述形成方法工艺简单，且还节约了半导体生产成本。

继续参考图9，示出了本发明半导体结构一实施例的结构示意图。相应的额，本发明还提供一种半导体结构，包括：

基底10，所述基底10包括用于形成第一鳍部的第一区域I，以及用于第二鳍部的第二区域II，其中沿垂直于鳍部延伸的方向上，所述第一鳍部的尺寸小于所述第二鳍部的尺寸；多个硬掩膜层31，位于所述基底10上且相互平行；第一侧壁层61，位于所述第二区域II的硬掩膜层31侧壁上；其中，位于所述第一区域I的硬掩膜层31、以及位于所述第二区域II的硬掩膜层31和第一侧壁层61用于作为掩模结构(未标示)。

所述基底10为衬底和鳍部形成工艺提供工艺平台。

本实施例中，所述第一区域I和第二区域II为相邻区域。在其他实施例中，所述第一区域和第二区域还可以相隔离。

本实施例中，所述基底10为硅基底。在其他实施例中，所述基底的材料还可以为锗、锗化硅、碳化硅、砷化镓或镓化铟，所述基底还能够为绝缘体上的硅基底或者绝缘体上的锗基底。

位于所述第一区域I的硬掩膜层31、以及位于所述第二区域II的硬掩膜层31和第一侧壁层61用于作为掩模结构(未标示)，所述掩模结构用于作为刻蚀所述基底10以形成衬底和鳍部的刻蚀掩膜。

本实施例中，所形成鳍部的延伸方向为第一方向(未标示)，垂直于所述第一方向的为第二方向(未标示)。

具体地，所述硬掩膜层31作为刻蚀所述基底10的刻蚀掩膜，用于形成沿所述第二方向上排列的分立鳍部。

因此所述硬掩膜层31的材料与所述基底10的材料不相同。本实施例中，所述硬掩膜层31的材料为氮化硅。在其他实施例中，所述硬掩膜层的材料还可以为碳化硅、碳氮化硅、碳氮氧化硅、氮氧化硅、氮化硼或碳氮化硼。其中，在所述第二方向上，所述硬掩膜层31的宽度尺寸根据所形成鳍部沿所述第二方向的宽度尺寸而定。

所述第一侧壁层61位于所述第二区域II硬掩膜层31的侧壁上，因此以所述掩模结构作为刻蚀所述基底10的刻蚀掩膜时，可以在所述第二方向上形成不同尺寸的鳍部，且所述第二区域II的鳍部尺寸大于所述第一区域I的鳍部尺寸，即所述第一鳍部的尺寸小于所述第二鳍部的尺寸。

所以，所述第一侧壁层61的材料与所述基底10的材料也不相同，且为了提高刻蚀基底10时的刻蚀效果，避免因刻蚀速率不一致带来的不良影响，本实施例中，所述第一侧壁层61的材料与所述硬掩膜层31的材料相同。具体地，所述第一侧壁层61的材料为氮化硅。在其他实施例中，所述第一侧壁层的材料还可以为碳化硅、碳氮化硅、碳氮氧化硅、氮氧化硅、氮化硼或碳氮化硼。

需要说明的是，所述半导体结构还包括：位于部分所述基底10上的底部硬掩膜层20，所述底部硬掩膜层20横跨所述第一区域I和第二区域II，且所述底部硬掩膜层20的延伸方向为所述第二方向；其中，所述硬掩膜层31横跨所述底部硬掩膜层20，且覆盖所述底部硬掩膜层20的部分顶部表面和侧壁表面。

所述底部硬掩膜层20和所述掩膜结构同时作为刻蚀所述基底10的刻蚀掩膜，以形成在所述第一方向和第二方向呈矩阵排列的鳍部。其中，在所述第一方向上，所述底部硬掩膜层20的宽度尺寸根据所形成鳍部沿所述第一方向的长度而定。

本实施例中，所述底部硬掩膜层20为叠层结构，所述底部硬掩膜层20包括位于所述基底10上的第一氮化硅层、位于所述第一氮化硅层上的多晶硅层以及位于所述多晶硅层上的第二氮化硅层。其中，叠层结构有利于提高对刻蚀工艺的控制能力、以及刻蚀工艺控制的精度，防止出现过刻蚀的现象，从而使所形成鳍部的尺寸和形貌满足工艺需求。

所述第一侧壁层61的厚度根据第二鳍部沿所述第二方向的宽度而定，所述第一侧壁层61的厚度为第二鳍部宽度和第一鳍部宽度差值的一半。本实施例中，所述第一侧壁层61的厚度为至

需要说明的是，为了降低所述半导体结构形成工艺中的光刻工艺的对准(Overlay)难度，所述半导体结构还包括：过渡硬掩膜层32，位于所述第一区域I和第二区域II交界处；第二侧壁层62，位于所述过渡硬掩膜层32位于第二区域II一侧的侧壁上。

所述过渡硬掩膜层32以及所述第二侧壁层62也作为刻蚀所述基底10的刻蚀掩膜；相应的，刻蚀基底10所形成的鳍部可作为过渡鳍部，沿垂直于鳍部延伸的方向上(即在第二方向上)，所述过渡鳍部的尺寸小于所述第二鳍部的尺寸，且所述过渡鳍部的尺寸大于所述第一鳍部的尺寸。

本实施例中，所述过渡硬掩膜层32的材料、厚度与所述硬掩膜层31的材料、厚度相同，从而可以使所述过渡硬掩膜层32和所述硬掩膜层31在同一工艺步骤中形成，简化了工艺方法；相应的，所述过渡硬掩膜层32的材料为氮化硅。

本实施例中，所述第二侧壁层62的材料、厚度与所述第一侧壁层61的材料、厚度相同，，从而可以使所述第二侧壁层62和所述第一侧壁层61在同一工艺步骤中形成，简化了工艺方法；相应的，所述第二侧壁层62的材料氮化硅，所述第二侧壁层62的厚度为至

本实施例中，所述半导体结构包括位于所述基底10上且相互平行的多个硬掩膜层31；位于所述第二区域II硬掩膜层31侧壁上的第一侧壁层61；其中，位于所述第一区域I的硬掩膜层31、以及位于所述第二区域II的硬掩膜层31和第一侧壁层61用于作为掩模结构；所述掩模结构可作为刻蚀所述基底10的刻蚀掩膜，即可以以所述第一区域I的硬掩膜层31为掩膜刻蚀所述第一区域I的基底10以形成第一鳍部，以所述第二区域II的硬掩膜层31和第一侧壁层61为掩膜刻蚀所述第二区域II的基底以形成第二鳍部，从而使得沿垂直于鳍部延伸的方向上，所述第一鳍部的尺寸小于所述第二鳍部的尺寸；也就是说，通过本发明所述半导体结构可以形成不同尺寸的鳍部，且工艺简单，还可以节约半导体生产成本。

虽然本发明披露如上，但本发明并非限定于此。任何本领域技术人员，在不脱离本发明的精神和范围内，均可作各种更动与修改，因此本发明的保护范围应当以权利要求所限定的范围为准。