半导体结构及其形成方法与流程

本发明涉及半导体制造领域，特别涉及一种半导体结构及其形成方法。

背景技术：

随着集成电路制造技术的不断发展，人们对集成电路的集成度和性能的要求变得越来越高。为了提高集成度，降低成本，元器件的关键尺寸不断变小，集成电路内部的电路密度越来越大，这种发展使得晶圆表面无法提供足够的面积来制作所需要的互连线。

为了满足关键尺寸缩小过后的互连线所需，目前不同金属层或者金属层与衬底的导通是通过互连结构实现的。互连结构包括互连线和形成于接触孔内的插塞。插塞与半导体器件相连接，互连线实现插塞之间的连接，从而构成电路。

晶体管结构内的插塞包括位于栅极结构表面的插塞，用于实现栅极与外部电路的连接；以及位于源漏掺杂区表面的插塞，用于实现晶体管源区或漏区与外部电路的连接。

随着器件尺寸的不断减小，通过直接光刻和刻蚀工艺形成插塞的难度越来越大，因此在插塞的形成过程中引入了自对准工艺形成接触孔。但是现有技术采用自对准工艺形成接触孔的难度较大，容易引起半导体结构性能的下降。

技术实现要素：

本发明解决的问题是提供一种半导体结构及其形成方法，以改善半导体结构的性能。

为解决上述问题，本发明提供一种半导体结构的形成方法，包括：

提供衬底；在所述衬底上形成多个栅极结构，所述栅极结构上具有掩膜层；在所述栅极结构之间形成介质层；在所述介质层和所述掩膜层上保形覆盖至少一层刻蚀停止层；在所述刻蚀停止层上形成层间介质层；以所述刻蚀停止层为停止层刻蚀位于栅极结构之间的所述层间介质层，形成第一开口，去除所述第一开口底部的所述刻蚀停止层，露出所述掩膜层和所述介质层；去除第一开口底部的介质层形成露出栅极结构之间衬底的第二开口；在所述第二开口中形成插塞。

可选的，在所述介质层和所述掩膜层上保形覆盖至少一层刻蚀停止层的步骤包括：在所述介质层和所述掩膜层上保形覆盖第一刻蚀停止层；在所述第一刻蚀停止层上保形覆盖第二刻蚀停止层；形成层间介质层的步骤中，所述层间介质层位于所述第二刻蚀停止层上；形成所述第一开口的步骤中，以所述第一刻蚀停止层和所述第二刻蚀停止层为停止层进行刻蚀。

可选的，形成所述第一刻蚀停止层的步骤中，所述第一刻蚀停止层的材料与所述掩膜层材料不同。

可选的，形成所述栅极结构的步骤中，所述掩膜层的材料为氮化硅；形成第一刻蚀停止层的步骤中，所述第一刻蚀停止层的材料为氧化硅或多晶硅。

可选的，形成所述第一刻蚀停止层的步骤中，所述第一刻蚀停止层的厚度在到范围内。

可选的，形成所述第二刻蚀停止层的步骤中，所述第二刻蚀停止层的材料与所述第一刻蚀停止层的材料不同。

可选的，形成所述第一刻蚀停止层的步骤中，所述第一刻蚀停止层的材料为氧化硅；形成所述第二刻蚀停止层的步骤中，所述第二刻蚀停止层的材料为氮化硅、碳化硅、碳氮化硅、氮氧化硅、氮化钛、氮化硼、氮化铝中的一种或多种。

可选的，形成所述第二刻蚀停止层的步骤中，所述第二刻蚀停止层的厚度在到范围内。

可选的，形成所述第一刻蚀停止层的步骤和形成所述第二刻蚀停止层的步骤中的一个或两个步骤包括：通过原子层沉积或化学气相沉积的方式进行形成。

可选的，形成所述栅极结构的步骤中，沿栅极结构侧壁指向栅极结构中心的方向上，掩膜层的厚度逐渐减小；或者沿栅极结构侧壁指向栅极结构中心的方向上，掩膜层的厚度逐渐增大。

可选的，形成介质层的步骤中，所述介质层覆盖所述掩膜层；形成介质层之后，形成所述刻蚀停止层之前，所述形成方法还包括：对所述介质层进行平坦化处理，以露出所述掩膜层。

相应的，本发明还提供一种半导体结构，包括：

衬底；多个栅极结构，位于所述衬底上，所述栅极结构上具有掩膜层；至少一层刻蚀停止层，保形覆盖于部分所述掩膜层上；层间介质层，位于所述刻蚀停止层上；插塞，位于相邻所述栅极结构之间且贯穿所述层间介质层和所述刻蚀停止层。

可选的，所述刻蚀停止层包括：第一刻蚀停止层，保形覆盖于部分所述掩膜层上；第二刻蚀停止层，保形覆盖于所述第一刻蚀停止层上。

可选的，所述第一刻蚀停止层的材料与所述掩膜层材料不同。

可选的，所述掩膜层的材料为氮化硅；所述第一刻蚀停止层的材料为氧化硅或多晶硅。

可选的，所述第一刻蚀停止层的厚度在到范围内。

可选的，所述第二刻蚀停止层的材料与所述第一刻蚀停止层的材料不同。

可选的，所述第一刻蚀停止层的材料为氧化硅；所述第二刻蚀停止层的材料为氮化硅、碳化硅、碳氮化硅、氮氧化硅、氮化钛、氮化硼、氮化铝中的一种或多种。

可选的，所述第二刻蚀停止层的厚度在到范围内。

可选的，沿栅极结构侧壁指向栅极结构中心的方向上，掩膜层的厚度逐渐减小；或者沿栅极结构侧壁指向栅极结构中心的方向上，掩膜层的厚度逐渐增大。

与现有技术相比，本发明的技术方案具有以下优点：

本发明技术方案中，通过在所述介质层和所述掩膜层上保形覆盖至少一层刻蚀停止层；以所述刻蚀停止层为停止层刻蚀位于栅极结构之间的所述层间介质层，形成第一开口。由于所述至少一层的刻蚀停止层为保形覆盖于所述介质层和所述掩膜层上，所以所述第一开口底部的刻蚀停止层厚度均匀性较高，因此去除所述第一开口底部的刻蚀停止层的工艺步骤能够较好的停止在所述掩膜层表面，能够增大所述第一开口底部露出的所述掩膜层的面积，有利于减少在形成第二开口的过程中掩膜层的损耗，有利于改善肩部损失问题，有利于提高所形成半导体结构的性能。

附图说明

图1至图3是一种半导体结构形成方法各个步骤对应的剖面结构示意图；

图4是另一种半导体结构形成方法中各个步骤对应的剖面结构示意图；

图5是再一种半导体结构形成方法中各个步骤对应的剖面结构示意图；

图6至图12是本发明半导体结构形成方法一实施例各个步骤对应的剖面结构示意图；

图13至图16是本发明半导体结构形成方法另一实施例各个步骤对应的剖面结构示意图；

图17和18是本发明半导体结构形成方法再一实施例各个步骤对应的剖面结构示意图。

具体实施方式

由背景技术可知，现有技术中的半导体结构存在性能下降的问题。现结合一种半导体结构的形成过程分析性能下降问题的原因：

参考图1至图3示出了一种半导体结构形成方法各个步骤对应的剖面结构示意图。

参考图1，提供衬底10；在所述衬底10上形成多个栅极结构12，所述栅极结构12上具有掩膜层11；在所述栅极结构12之间形成介质层13，所述介质层13露出所述掩膜层11的顶部；在所述介质层13和所述掩膜层11上形成层间介质层15。

参考图2，刻蚀位于所述栅极结构12之间的层间介质层15，形成第一开口16，所述第一开口16底部露出所述掩膜层13以及相邻栅极结构12之间的介质层13。

参考图3，去除所述开口16的介质层13，形成露出底部露出相邻栅极结构12之间衬底10的第二开口17；之后，在所述第二开口17中形成插塞(图中未示出)。

如图2所示，所述半导体结构的形成过程中采用的是自对准刻蚀工艺，因此平行衬底10表面的平面内，所述第一开口16的尺寸大于相邻栅极结构12之间介质层13的尺寸，所以所述第一开口16底部不仅露出相邻栅极结构12之间的介质层13，还露出部分所述掩膜层11。

结合参考图4，随着器件尺寸的减小，相邻栅极结构22之间的距离随之减小，所述第一开口26的尺寸也随之减小，形成第一开口26工艺的难度增大。所以如图4所示，所形成第一开口26的底部往往呈“凹陷”的形状(如图4中区域A所示)，造成所述第一开口26底部露出掩膜层21面积减小。

第一开口26底部露出掩膜层21面积的减小，会增大在去除介质层23过程中掩膜层21的损耗，使肩部损失(Shoulder Loss)问题恶化。肩部损失问题的恶化，会引起插塞位置偏移，使插塞与栅极结构22之间的距离发生变化，增加插塞发生短路问题的几率，影响所形成半导体结构的性能。

为了改善自对准刻蚀过程中的肩部损失现象，参考图5，形成介质层33的过程中，所述介质层33覆盖所述掩膜层31；并在形成介质层33之后，形成层间介质层35之前，在所述介质层33上形成刻蚀停止层34；形成所述第一开口36的过程中，以所述刻蚀停止层34为停止层进行刻蚀，去除相邻栅极结构32之间的层间介质层35和刻蚀停止层，形成所述第一开口36。

由于所述介质层33覆盖所述掩膜层31，所以所述介质层33表面的形状与所述掩膜层31顶部的形状并不对应。如图5所示，所述半导体结构中，沿栅极结构32侧壁指向栅极结构32中心的方向上，掩膜层31的厚度逐渐增加，也就是说，所形成的掩膜层31表面呈现向上凸起的弧形。

而在形成所述刻蚀停止层34前，往往会对介质层33表面进行平坦化处理，因此所述介质层33的表面为平面，因此所形成刻蚀停止层34的形状与所述介质层33的表面一样为平面。所以，所述刻蚀停止层34的形状与所述掩膜层31顶部的形状并不一致。

由于所述刻蚀停止层34的形状与所述掩膜层31顶部的形状并不一致，因此以所述刻蚀停止层34为停止层进行刻蚀，能够使所形成的第一开口36很好停止在所述刻蚀停止层34上。但是由于所述刻蚀停止层34的形状与所述掩膜层31顶部的形状并不一致，所以所述掩膜层31上方介质层33和刻蚀停止层34的厚度并不均匀，所以去除所述刻蚀停止层34露出所述介质层33后，依旧会形成“凹陷”形状的第一开口36，难以扩大露出掩膜层31的面积，难移改善肩部损失(Shoulder Loss)问题。

为解决所述技术问题，本发明提供一种半导体结构的形成方法，包括：

提供衬底；在所述衬底上形成多个栅极结构，所述栅极结构上具有掩膜层；在所述栅极结构之间形成介质层；在所述介质层和所述掩膜层上保形覆盖至少一层刻蚀停止层；在所述刻蚀停止层上形成层间介质层；以所述刻蚀停止层为停止层刻蚀位于栅极结构之间的所述层间介质层，形成第一开口，去除所述第一开口底部的所述刻蚀停止层，露出所述掩膜层和所述介质层；去除第一开口底部的介质层形成露出栅极结构之间衬底的第二开口；在所述第二开口中形成插塞。

本发明技术方案中，通过在所述介质层和所述掩膜层上保形覆盖至少一层刻蚀停止层；以所述刻蚀停止层为停止层刻蚀位于栅极结构之间的所述层间介质层，形成第一开口。由于所述至少一层的刻蚀停止层为保形覆盖于所述介质层和所述掩膜层上，因此以所述刻蚀停止层为停止层进行刻蚀，能够有效的使所述第一开口停止在所述掩膜层的表面，能够增大所述第一开口底部露出的所述掩膜层的面积，有利于减少在形成第二开口的过程中掩膜层的损耗，有利于改善肩部损失问题，有利于提高所形成半导体结构的性能。

为使本发明的上述目的、特征和优点能够更为明显易懂，下面结合附图对本发明的具体实施例做详细的说明。

图6至图12，示出了本发明半导体结构形成方法一实施例各个步骤的剖面结构示意图。

参考图6，提供衬底100。

所述衬底100用于提供工艺操作平台。

具体的，所述衬底100的材料为单晶硅。在本发明其他实施例中，所述衬底的材料还可以选自多晶硅或非晶硅；所述衬底的材料也可以选自锗、砷化镓或硅锗化合物等其他半导体材料。此外，所述衬底100还可以是具有外延层或外延层上硅结构。

需要说明的是，本实施例中，所述半导体结构为平面晶体管，所以所述衬底100为平面衬底。本发明其他实施例中，所述半导体结构为鳍式场效应晶体管，所述衬底表面还可以具有分立的鳍部。

继续参考图6，在所述衬底100上形成多个栅极结构120，所述栅极结构120上具有掩膜层110。

所述栅极结构120用于控制所形成半导体结构中沟道的导通与关闭。

具体的，所述栅极结构120可以是存储器件的控制栅结构或浮栅结构，也可以是逻辑器件的栅极结构。本实施例中，所述栅极结构120包括位于衬底上栅极叠层(图中未标示)以及位于栅极叠层侧壁的栅极侧墙(图中未标示)。

形成所述栅极结构120的步骤包括：在所述衬底100上形成栅极材料层；在所述栅极材料层上形成栅极图形层；以所述栅极图形层为掩膜，刻蚀所述栅极材料层，露出所述衬底100，形成位于衬底100上的栅极叠层；形成位于所述衬底100表面上以及所述栅极叠层顶部和侧壁上的侧墙材料层；以干法刻蚀的方式去除所述衬底100上以及高于所述栅极叠层的侧墙材料层，形成位于所述栅极叠层侧壁的栅极侧墙。

需要说明的是，本实施例中，所述半导体结构为平面晶体管，所以所述多个栅极结构120位于所述平面衬底100表面。本发明其他实施例中，所述半导体结构还可以为鳍式场效应晶体管，所述衬底上还具有鳍部，所述栅极结构横跨所述鳍部且覆盖所述鳍部部分顶部和部分侧壁的表面。

所述掩膜层110位于所述栅极结构120上，在后续半导体工艺中用作为刻蚀掩膜，还用于在后续半导体工艺中保护所述栅极结构120，避免所述栅极结构120受损。

本实施例中，所述掩膜层110的材料为氮化硅。本发明其他实施例中，所述掩膜层的材料还可以是氮氧化硅等致密度较大的材料。

具体的，形成所述掩膜层110的步骤包括：在所述介质层110内形成沟槽，所述沟槽底部露出所述栅极结构120顶部；向所述沟槽内填充掩膜材料，以形成所述掩膜层110。

需要说明的是，本实施例中，形成所述沟槽的步骤中，通过去除部分厚度所述栅极叠层和所述栅极侧墙而形成所述沟槽，所以所述沟槽的底部露出所述栅极叠层和所述栅极侧墙的顶部表面，填充于所述沟槽内的所述掩膜层110材料形成覆盖所述栅极叠层和所述栅极侧墙的掩膜层。

本发明其他实施例中，所述沟槽还可以通过去除部分厚度的所述栅极叠层而形成，所以所述沟槽由栅极侧墙以及栅极叠层围成。所以填充于沟槽内的掩膜层材料以及高于栅极叠层的栅极侧墙构成所述掩膜层。

本实施例中，沿栅极结构120侧壁指向栅极结构120中心的方向上，掩膜层110的厚度逐渐减小，以掩膜层110的形貌弥补刻蚀速率的差异，从而提高所形成接触孔的形貌，改善所形成插塞的性质。也就是说，所述掩膜层110远离栅极结构120一端为边缘处具有凸起的形状，所述掩膜层110表面呈现朝向所述衬底100的“凹陷”形状。

如图6所示，在所述栅极结构120之间形成介质层130。

所述介质层130用于实现不同栅极结构120之间的电隔离，以及不同半导体结构之间的电隔离。

本实施例中，所述介质层130的材料为氧化硅。本发明其他实施例中，所述介质层的材料还可以选自氮化硅、氮氧化硅、低K介质材料(介电常数大于或等于2.5、小于3.9)或超低K介质材料(介电常数小于2.5)中的一种或多种组合，其中低K介质材料或超低K介质材料包括掺杂二氧化硅、有机聚合物和多孔材料等。

具体的，所述介质层130可以采用化学气相沉积、物理气相沉积、原子层沉积或炉管的方式形成于未被所述栅极结构120覆盖的衬底100上。

需要说明的是，在形成栅极结构120之后，形成所述介质层130之前，所述形成方法还包括：在所述栅极结构120两侧的衬底100内形成源漏掺杂区(图中未示出)。其中相邻所述栅极结构120之间的源漏掺杂区为相邻栅极结构120所属晶体管共用。

参考图7，在所述介质层130和所述掩膜层110上保形覆盖至少一层刻蚀停止层。

所述刻蚀停止层用于在后续工艺中起停止的作用，使刻蚀工艺能够停止在所述掩膜层110表面，从而达到扩大露出掩膜层110面积的目的，以改善肩部损失问题。

具体的，如图7所示，本实施例中，在所述介质层130和所述掩膜层110上保形覆盖至少一层刻蚀停止层的步骤包括：在所述介质层130和所述掩膜层110上保形覆盖第一刻蚀停止层141；在所述第一刻蚀停止层141上保形覆盖第二刻蚀停止层142。

所述第一刻蚀停止层141和所述第二刻蚀停止层142用于在后续工艺中起停止的作用。采用两层刻蚀停止层的做法能够提高对刻蚀工艺的控制能力，有利于提高对刻蚀工艺控制的精度，有利于提高刻蚀效果，改善肩部损失问题。

所述第一刻蚀停止层141为保形覆盖于所述介质层130和所述掩膜层110上；所述第二刻蚀停止层142为保形覆盖于所述第一刻蚀停止层141上。所以所述第一刻蚀停止层141的形状和所述第二刻蚀停止层142的形状与所述掩膜层110的形状相对应。

具体的，为了使所述第一刻蚀停止层141能够实现停止的作用，所述第一刻蚀停止层141的材料与所述掩膜层110的材料不同。本实施例中，所述掩膜层110的材料为氮化硅，所以所述第一刻蚀停止层141的材料为氧化硅。本发明其他实施例中，所述第一刻蚀停止层的材料还可以为多晶硅。

为了使所述第二刻蚀停止层142能够实现刻蚀停止的作用，所述第二刻蚀停止层142的材料与所述第一刻蚀停止层141材料不同。本实施例中，所述第一刻蚀停止层141的材料为氧化硅，所以所述第二刻蚀停止层142的材料为氮化硅。此外，本发明其他实施例中，所述第二刻蚀停止层的材料还可以碳化硅、碳氮化硅、氮氧化硅、氮化钛、氮化硼、氮化铝中的一种或多种。

形成所述第一刻蚀停止层141的步骤和形成所述第二刻蚀停止层142的步骤中的一个或两个步骤包括：通过原子层沉积或化学气相沉积的方式进行形成。

本实施例中，通过原子层沉积的方式形成所述第一刻蚀停止层141和所述第二刻蚀停止层142。采用原子层沉积方式形成的所述第一刻蚀停止层141和所述第二刻蚀停止层142，具有良好的阶梯覆盖性，有利于提高所形成第一刻蚀停止层141和第二刻蚀停止层142与掩膜层110表面形状的一致性。

需要说明的是，本发明其他实施例中，所述第一刻蚀停止层和所述第二刻蚀停止层也可以通过阶梯覆盖性较好的化学气相沉积形成，例如等离子体增强化学气相沉积的方法等。

所述第一刻蚀停止层141的厚度不宜太大也不宜太小。

所述第一刻蚀停止层141的厚度如果太小，则难以在后续工艺中起到刻蚀停止的作用，不利于使刻蚀工艺停止在所述掩膜层110表面，不利于改善肩部损失的问题；所述第一刻蚀停止层141的厚度如果太大，则容易造成材料浪费、增加工艺难度的问题。本实施例中，所述第一刻蚀停止层141的厚度在到范围内。

所述第二刻蚀停止层142的厚度不宜太大也不宜太小。

所述第二刻蚀停止层142的厚度如果太小，则难以在后续工艺中起到刻蚀停止的作用，不利于使刻蚀工艺停止在所述掩膜层110表面，不利于改善肩部损失的问题；所述第二刻蚀停止层142的厚度如果太大，则容易造成材料浪费、增加工艺难度的问题。本实施例中，所述第二刻蚀停止层142的厚度在到范围内。

参考图8，在所述刻蚀停止层上形成层间介质层150。

所述层间介质层150用于实现相邻半导体结构的电隔离。

所述层间介质层150的材料为氧化硅。本发明其他实施例中，所述层间介质层的材料还可以选自氮氧化硅、低K介质材料(介电常数大于或等于2.5、小于3.9)或超低K介质材料(介电常数小于2.5)中的一种或多种组合，其中低K介质材料或超低K介质材料包括掺杂二氧化硅、有机聚合物和多孔材料等。

本实施例中，所述掩膜层110和所述介质层130上依次形成有第一刻蚀停止层141和第二刻蚀停止层142，所以形成层间介质层150的步骤中，所述层间介质层150位于所述第二刻蚀停止层142上。具体的，所述层间介质层150可以通过化学气相沉积、物理气相沉积、原子层沉积或炉管的方式形成于所述第二刻蚀停止层142上。

参考图9和图10，以所述刻蚀停止层为停止层刻蚀位于栅极结构120之间的所述层间介质层150，形成第一开口161，去除所述第一开口161底部的所述刻蚀停止层，露出所述掩膜层110和所述介质层130。

所述第一开口161用于露出相邻栅极结构120之间的所述介质层130，为去除所述介质层130提供工艺基础。

本实施例中，所述掩膜层110和所述介质层130上依次形成有第一刻蚀停止层141和第二刻蚀停止层142，所以形成所述第一开口161的步骤中，以所述第一刻蚀停止层141和所述第二刻蚀停止层142为停止层进行刻蚀。

具体的，如图9所示，以所述第二刻蚀停止层142为停止层，刻蚀相邻栅极结构120之间的所述层间介质层150，形成所述第一开口161；如图10所示，依次去除所述第一开口161底部露出的所述第二刻蚀停止层142和所述第一刻蚀停止层141，露出所述介质层130和部分所述掩膜层110。

如图9所示，由于形成所述第一开口161的过程中以所述刻蚀停止层为停止层，所以所述第一开口161的底部露出所述刻蚀停止层。本实施例中，所述第一开口161的底部露出所述第二刻蚀停止层142。

而且由于所述第一刻蚀停止层141和所述第二刻蚀停止层142保形覆盖于所述介质层130和所述掩膜层110上，所以所述第一开口161底部的形状与所述介质层130和所述掩膜层110的形状一致。

具体的，形成所述第一开口161的步骤包括：通过干法刻蚀工艺形成所述第一开口161，露出所述刻蚀停止层。本实施例中，通过干法刻蚀工艺形成所述第一开口161的步骤包括：采用C-F基等离子体刻蚀或者C-H-F基等离子体刻蚀的方式形成刻蚀。

形成所述第一开口161之后，如图10所示，去除所述第一开口161底部的刻蚀停止层，露出所述介质层130和部分所述掩膜层110。

由于所述刻蚀停止层为保形覆盖于所述介质层130和所述掩膜层110上，因此所述第一开口161底部露出的所述刻蚀停止层厚度均匀性较高，所以去除所述刻蚀停止层的工艺在露出所述掩膜层110表面时停止，从而增大露出所述掩膜层110的面积，缓解肩部损失问题。

本实施例中，所述掩膜层110和所述介质层130上依次形成有第一刻蚀停止层141和第二刻蚀停止层142。所以去除所述刻蚀停止层的步骤包括：依次去除所述第一开口161底部露出的第二刻蚀停止层142和第一刻蚀停止层141，露出所述介质层130和掩膜层110。

去除所述第二刻蚀停止层142和所述第一刻蚀停止层141的步骤包括：通过干法刻蚀工艺进行去除。具体的，通过干法刻蚀工艺去除所述第二刻蚀停止层142和所述第一刻蚀停止层141的步骤包括：采用C-F基等离子体刻蚀方式或者C-H-F基等离子体刻蚀方式进行刻蚀。

参考图11，去除第一开口161(如图10所示)底部的介质层130形成露出栅极结构120之间衬底100的第二开口163。

所述第二开口163用于露出所述衬底100，为后续插塞的形成提供工艺空间。

具体的，本实施例中，在形成第一开口161(如图10所示)之后，去除所述第一开口161底部相邻栅极结构120之间的介质层130，露出所述衬底100表面。所以所述第二开口163由相邻栅极结构120的侧壁以及相邻栅极结构120之间的衬底100围成。

形成所述第二开口163的步骤包括：通过干法刻蚀工艺形成第二开口163。具体的，通过干法刻蚀工艺形成第二开口163的步骤包括：采用C-F基等离子体刻蚀或者C-H-F基等离子体刻蚀的方式进行刻蚀。

参考图12，在所述第二开口163(如图11所示)中形成插塞180。

所述插塞180用于实现与外部电路的连接。本实施例中，所述插塞180与相邻栅极结构120之间的衬底100相连，用于实现所述衬底100与外部电路的连接。

具体的，形成插塞180的步骤包括：向所述第二开口163中填充导电材料，所述导电材料覆盖所述层间介质层150；对所述导电材料进行平坦化处理，形成位于所述第二开口163内形成所述插塞180。本实施例中，所述导电材料为钨。本发明其他实施例中，所述导电材料还可以选自铝、银、铬、钼、镍、钯、铂、钛、钽或者铜中的一种或多种。

由于在形成所述第一开口161(如图10所示)时，通过设置保形覆盖的所述第一刻蚀停止层141和第二刻蚀停止层142，有效的改善了肩部损失问题，从而降低了插塞180位置偏移现象出现的可能，减小了插塞180发生短路问题的几率，有利于提高了所形成半导体结构的性能，有利于提高制造良品率。

参考图13至图16，示出了本发明半导体结构形成方法另一实施例各个步骤对应的剖面结构示意图。

本实施例与前述实施例不同之处在于，如图13所示，本实施例中，形成介质层230的步骤中，所述介质层230覆盖所述掩膜层210。

所以，如图14所示，形成所述介质层230之后，形成所述刻蚀停止层之前，所述形成方法还包括：对所述介质层230进行平坦化处理，以露出所述掩膜层210。

本实施例中，对所述介质层230和所述掩膜层210进行平坦化处理，从而使所述介质层230的顶部与所述掩膜层210的顶部齐平。

所述平坦化处理用于去除高于所述掩膜层210的介质层230，以露出所述掩膜层210。具体的，所述平坦化处理的步骤可以通过化学机械研磨的方式进行。

参考图15，平坦化处理之后，在所述介质层220和所述掩膜层210上保形覆盖第一刻蚀停止层241；在第一刻蚀停止层241上保形覆盖第二刻蚀停止层242。

由于所述介质层230和所述掩膜层210经平坦化处理，所以所述介质层230和所述掩膜层210表面平整度较高，所以依次保形覆盖的所述第一刻蚀停止层241和所述第二刻蚀停止层242为平板形状的膜层。形成平板形状的第一刻蚀停止层241和第二刻蚀停止层242的做法，能够简化所述半导体结构的结构，降低半导体工艺的控制难度，提高所形成半导体结构的性能。

之后，参考图16，在所述第二刻蚀停止层242上形成层间介质层250；以所述第一刻蚀停止层241和所述第二刻蚀停止层242为停止层，刻蚀相邻栅极结构220之间的层间介质层250，以形成插塞280。

参考图17和18，示出了本发明半导体结构形成方法再一实施例各个步骤对应的剖面结构示意图。

本实施例与前述实施例相同之处，本发明在此不再赘述。本实施例与前述实施例不同之处在于，本实施例中，形成所述栅极结构320的步骤中，沿栅极结构320侧壁指向栅极结构320中心的方向上，所述掩膜层310的厚度逐渐增大，也就是说，所述掩膜层310位于栅极结构320中心处具有凸起，所述掩膜层310表面呈现向上的“凸起”形状。

所以如图17所示，形成所述刻蚀停止层的步骤中，所述刻蚀停止层的形状与所述掩膜层310的表面形状一致，也就是说，所述刻蚀停止层具有背离所述衬底300方向的弯曲。

本实施例中，形成所述刻蚀停止层的步骤包括：在所述介质层330和所述掩膜层310上保形覆盖第一刻蚀停止层341；在所述第一刻蚀停止层341上保形覆盖第二刻蚀停止层342。所以所述第一刻蚀停止层341和所述第二刻蚀停止层342均具有背离所述衬底300方向的弯曲。

如图18所示，形成所述刻蚀停止层之后，在所述第二刻蚀停止层342上形成层间介质层350；以所述第一刻蚀停止层341和所述第二刻蚀停止层342为停止层，刻蚀相邻栅极结构320之间的层间介质层350，以形成插塞380。

相应的，本发明还提供一种半导体结构。

参考图12，示出了本发明半导体结构一实施例的结构示意图。

衬底100；多个栅极结构120，位于所述衬底100上，所述栅极结构120上具有掩膜层110；至少一层刻蚀停止层，保形覆盖于部分所述掩膜层110上；层间介质层150，位于所述刻蚀停止层上；插塞180，位于相邻所述栅极结构120之间且贯穿所述层间介质层150和所述刻蚀停止层。

所述衬底100用于提供工艺操作平台。

具体的，所述衬底100的材料为单晶硅。在本发明其他实施例中，所述衬底的材料还可以选自多晶硅或非晶硅；所述衬底的材料也可以选自锗、砷化镓或硅锗化合物等其他半导体材料。此外，所述衬底100还可以是具有外延层或外延层上硅结构。

需要说明的是，本实施例中，所述半导体结构为平面晶体管，所以所述衬底100为平面衬底。本发明其他实施例中，所述半导体结构为鳍式场效应晶体管，所述衬底表面还可以具有分立的鳍部。

所述栅极结构120用于控制所形成半导体结构中沟道的导通与关闭。

具体的，所述栅极结构120可以是存储器件的控制栅结构或浮栅结构，也可以是逻辑器件的栅极结构。本实施例中，所述栅极结构120包括位于衬底上栅极叠层(图中未标示)以及位于栅极叠层侧壁的栅极侧墙(图中未标示)。

需要说明的是，本实施例中，所述半导体结构为平面晶体管，所以所述多个栅极结构120位于所述平面衬底100表面。本发明其他实施例中，所述半导体结构还可以为鳍式场效应晶体管，所述衬底上还具有鳍部，所述栅极结构横跨所述鳍部且覆盖所述鳍部部分顶部和部分侧壁的表面。

所述掩膜层110位于所述栅极结构120上，在半导体工艺中用作为刻蚀掩膜，还用于在后续半导体工艺中保护所述栅极结构120，避免所述栅极结构120受损。

具体的，所述掩膜层110的材料为氮化硅。本发明其他实施例中，所述掩膜层的材料还可以是氮氧化硅等致密度较大的材料。

本实施例中，沿栅极结构120侧壁指向栅极结构120中心的方向上，掩膜层110的厚度逐渐减小，以掩膜层110的形貌弥补刻蚀速率的差异，从而提高所形成接触孔的形貌，改善所述插塞180的性质。也就是说，所述掩膜层110远离栅极结构120一端为边缘处具有凸起的形状，所述掩膜层110表面呈现朝向所述衬底100的“凹陷”形状。

需要说明的是，本实施例中，所述半导体结构还包括：位于栅极结构120两侧衬底100内的源漏掺杂区(图中未示出)。其中，相邻所述栅极结构120之间的源漏掺杂区为相邻栅极结构120所属晶体管共用。

此外，所述半导体结构还包括：位于栅极结构120远离所述插塞180一侧的介质层130。

所述介质层130用于实现不同栅极结构120之间的电隔离，以及不同半导体结构之间的电隔离。

本实施例中，所述介质层130的材料为氧化硅。本发明其他实施例中，所述介质层的材料还可以选自氮化硅、氮氧化硅、低K介质材料(介电常数大于或等于2.5、小于3.9)或超低K介质材料(介电常数小于2.5)中的一种或多种组合，其中低K介质材料或超低K介质材料包括掺杂二氧化硅、有机聚合物和多孔材料等。

所述刻蚀停止层用于在形成所述插塞180的工艺过程中起停止的作用，使刻蚀工艺能够停止在所述掩膜层110表面，从而达到扩大露出掩膜层110面积的目的，以改善肩部损失问题。

具体的，如图12所示，所述刻蚀停止层包括：第一刻蚀停止层141，保形覆盖于部分所述掩膜层110上；第二刻蚀停止层142，保形覆盖于所述第一刻蚀停止层141上。

需要说明的是，所述栅极结构120远离所述插塞180一侧还具有介质层130。所以所述第一刻蚀停止层141还保形覆盖于所述介质层130上。

所述第一刻蚀停止层141和所述第二刻蚀停止层142用于工艺中起停止的作用。采用两层刻蚀停止层的做法能够提高对刻蚀工艺的控制能力，有利于提高对刻蚀工艺控制的精度，有利于提高刻蚀效果，改善肩部损失问题。

所述第一刻蚀停止层141为保形覆盖于所述介质层130和所述掩膜层110上；所述第二刻蚀停止层142为保形覆盖于所述第一刻蚀停止层141上。所以所述第一刻蚀停止层141的形状和所述第二刻蚀停止层142的形状与所述掩膜层110的形状相对应。

具体的，为了使所述第一刻蚀停止层141能够实现停止的作用，所述第一刻蚀停止层141的材料与所述掩膜层110的材料不同。本实施例中，所述掩膜层110的材料为氮化硅，所以所述第一刻蚀停止层141的材料为氧化硅。本发明其他实施例中，所述第一刻蚀停止层的材料还可以为多晶硅。

为了使所述第二刻蚀停止层142能够实现刻蚀停止的作用，所述第二刻蚀停止层142的材料与所述第一刻蚀停止层141材料不同。本实施例中，所述第一刻蚀停止层141的材料为氧化硅，所以所述第二刻蚀停止层142的材料为氮化硅。此外，本发明其他实施例中，所述第二刻蚀停止层142的材料还可以碳化硅、碳氮化硅、氮氧化硅、氮化钛、氮化硼、氮化铝中的一种或多种。

所述第一刻蚀停止层141的厚度不宜太大也不宜太小。

所述第一刻蚀停止层141的厚度如果太小，则难以在后续工艺中起到刻蚀停止的作用，不利于使刻蚀工艺停止在所述掩膜层110表面，不利于改善肩部损失的问题；所述第一刻蚀停止层141的厚度如果太大，则容易造成材料浪费、增加工艺难度的问题。本实施例中，所述第一刻蚀停止层141的厚度在到范围内。

所述第二刻蚀停止层142的厚度不宜太大也不宜太小。

所述第二刻蚀停止层142的厚度如果太小，则难以在工艺中起到刻蚀停止的作用，不利于使刻蚀工艺停止在所述掩膜层表面，不利于改善肩部损失的问题；所述第二刻蚀停止层142的厚度如果太大，则容易造成材料浪费、增加工艺难度的问题。本实施例中，所述第二刻蚀停止层142的厚度在到范围内。

所述层间介质层150用于实现相邻半导体结构的电隔离。

所述层间介质层150的材料为氧化硅。本发明其他实施例中，所述层间介质层的材料还可以选自氮氧化硅、低K介质材料(介电常数大于或等于2.5、小于3.9)或超低K介质材料(介电常数小于2.5)中的一种或多种组合，其中低K介质材料或超低K介质材料包括掺杂二氧化硅、有机聚合物和多孔材料等。

本实施例中，所述掩膜层110和所述介质层130上依次形成有第一刻蚀停止层141和第二刻蚀停止层142，所以所述层间介质层150位于所述第二刻蚀停止层142上。

所述插塞180用于实现与外部电路的连接。本实施例中，所述插塞180与相邻栅极结构120之间的衬底100相连，用于实现所述衬底100与外部电路的连接。

本实施例中，所述插塞180的材料为钨。本发明其他实施例中，所述插塞180的材料还可以选自铝、银、铬、钼、镍、钯、铂、钛、钽或者铜中的一种或多种。

参考图16，示出了本发明半导体结构另一实施例的结构示意图。

本实施例与前述实施例不同之处在于，如图15所示，本实施例中，所述掩膜层210顶部表面为平面，也就是说，沿栅极结构220侧壁指向栅极结构220中心的方向上，所述掩膜层210的厚度相等。而且所述介质层230顶部与所述掩膜层210齐平。

所以保形覆盖的刻蚀停止层为平板形状的膜层。具体的，所以依次保形覆盖的所述第一刻蚀停止层241和所述第二刻蚀停止层242为平板形状的膜层。形成平板形状的第一刻蚀停止层241和第二刻蚀停止层242的做法，能够简化所述半导体结构的结构，降低半导体工艺的控制难度，提高所形成半导体结构的性能。

参考图18，示出了本发明半导体结构再一实施例的结构示意图。

本实施例与前述实施例相同之处，本发明在此不再赘述。本实施例与前述实施例不同之处在于，本实施例中，沿栅极结构320侧壁指向栅极结构320中心的方向上，所述掩膜层310的厚度逐渐增大，也就是说，所述掩膜层310位于栅极结构320中心处具有凸起，所述掩膜层310表面呈现向上的“凸起”形状。

所以所述刻蚀停止层的形状与所述掩膜层310的表面形状一致，也就是说，所述刻蚀停止层具有背离所述衬底300方向的弯曲。具体的，所述第一刻蚀停止层341保形覆盖于所述介质层330和所述掩膜层310上；所述第二刻蚀停止层342保形覆盖所述第一刻蚀听这次341。所以所述第一刻蚀停止层341和所述第二刻蚀停止层342均具有背离所述衬底300方向的弯曲。

综上，本发明技术方案中，通过在所述介质层和所述掩膜层上保形覆盖至少一层刻蚀停止层；以所述刻蚀停止层为停止层刻蚀位于栅极结构之间的所述层间介质层，形成第一开口。由于所述至少一层的刻蚀停止层为保形覆盖于所述介质层和所述掩膜层上，所以所述第一开口底部的刻蚀停止层厚度均匀性较高，因此去除所述第一开口底部的刻蚀停止层的工艺步骤能够较好的停止在所述掩膜层表面，能够增大所述第一开口底部露出的所述掩膜层的面积，有利于减少在形成第二开口的过程中掩膜层的损耗，有利于改善肩部损失问题，有利于提高所形成半导体结构的性能。

虽然本发明披露如上，但本发明并非限定于此。任何本领域技术人员，在不脱离本发明的精神和范围内，均可作各种更动与修改，因此本发明的保护范围应当以权利要求所限定的范围为准。