一种垂直纳米线MOSFET及其制造方法与流程

本发明涉及半导体领域，尤其涉及一种垂直纳米线MOSFET的制造方法。

背景技术：

纳米线MOSFET工艺被普遍认为是可以推动CMOS的比例缩小直到极限的工艺。大量的研究集中于在传统的器件结构的基础上，将不同的工艺和材料创新引入垂直纳米线MOSFET中以提高器件的电学性能。

当前现有的垂直纳米线MOSFET制造工艺，由于需要在柱状结构表面上制造一体化环状栅，往往存在栅长不易控制的问题。

也就是说，现有技术中垂直纳米线MOSFET的制造方法，存在栅长不易控制，栅长控制精度低的技术问题。

技术实现要素：

本发明通过提供一种垂直纳米线MOSFET的制造方法，解决了现有技术中垂直纳米线MOSFET的制造方法，存在的栅长不易控制，栅长控制精度低的技术问题。

一方面，为解决上述技术问题，本发明的实施例提供了如下技术方案：

一种垂直纳米线MOSFET的制造方法，包括：

提供生长有外延层的半导体衬底，所述外延层包括：依次生长在所述半导体衬底上的第一层、第二层、第三层和第四层，其中，所述第一层、第二层和第三层为半导体材料，其中第二层的材料不同于第一层和第三层；

对所述第二层进行刻蚀，使得第二层相对于第一层和第三层凹入而成为沟道区；

在凹入的沟道区的侧壁上沉积高K介质层和栅电极材料层，并进行进一步刻蚀使其形成位于第一层和第三层之间的栅极。

可选的，所述对所述第二层进行刻蚀之前还包括：光刻并刻蚀所述外延层，形成柱状外延层；相对于第四层向内凹入刻蚀所述柱状外延层的所述第一层和第三层，形成作为源漏延伸区的第一层和第三层；在所述第一层和所述第三层凹入的区域填充隔离介质。

可选的，所述隔离介质为SiN、Si3N4、SiO₂或SiCO。

可选的，在形成位于第一层和第三层之间的栅极之后，还包括：形成栅极、源极和漏极的接触。

可选的，所述形成栅极、源极和漏极的接触，包括：在所述栅电极材料层上填充金属材料，形成栅接触结构；填充所述氧化介质，所述氧化介质包围所述柱状外延层和所述栅接触结构；在所述氧化介质上刻蚀栅极、源极和漏极对应的通孔；所述栅极对应的通孔连通所述栅接触结构；所述源极对应的通孔连通所述半导体衬底；所述漏极对应的通孔连通所述第四层；在所述通孔中填充金属材料。

可选的，所述第四层材料包括：Si，SiC，SiGe，GaN，GaAs或GaAlAs。

可选的，所述第二层材料包括：Si，SiC，SiGe，GaN，GaAs或GaAlAs。

可选的，所述第一层材料与所述第三层材料相同，且与所述第二层和所述第四层的材料不同。

可选的，所述第一层材料和所述第三层材料包括：Si，SiC，SiGe，GaN，GaAs或GaAlAs。

另一方面，本发明的实施例还提供一种垂直纳米线MOSFET，包括：

衬底；

依次位于衬底之上的第一源漏延伸区、沟道区、第二源漏延伸区、顶部半导体层；

其中，所述沟道区相对于所述顶部半导体层向内凹入，栅极嵌入于所述凹入，包括栅介质层和栅电极层；

其中，所述衬底和顶部半导体层分别作为所述MOSFET的源区和漏区。

可选的，所述第一源漏延伸区和所述第二源漏延伸区相对于所述顶部半导体层凹入，隔离介质嵌入凹入区域，形成两层隔离介质；其中，所述栅极嵌入所述两层隔离介质之间。

可选的，所述隔离介质为SiN、Si₃N₄、SiO₂或SiCO。

可选的，所述垂直纳米线MOSFET还包括：漏极、源极和栅极各自的接触。

可选的，所述顶部半导体层材料包括：Si，SiC，SiGe，GaN，GaAs或GaAlAs。

可选的，所述沟道区材料包括：Si，SiC，SiGe，GaN，GaAs或GaAlAs。并且沟道区材料与顶部半导体层材料可以相同或者不同。

可选的，所述第一源漏延伸区材料与所述第二源漏延伸区材料相同，且与所述沟道区材料和所述顶部半导体层的材料不同。

可选的，所述第一源漏延伸区材料与所述第二源漏延伸区材料包括：Si，SiC，SiGe，GaN，GaAs或GaAlAs。所述第一源漏延伸区材料与所述第二源漏延伸区材料可以相同或不同。

本申请实施例中提供的一个或多个技术方案，至少具有如下技术效果或优点：

本申请实施例提供的垂直纳米线MOSFET的制造方法及垂直纳米线MOSFET，由于沟道区形成于两个外延层之间，因此沟道的长度容易控制，将高K材料层及栅电极材料层设置在第一层和第三层之间的凹入区域，通过两层介质可以进一步精确控制栅长，提高栅长控制精度。另外，所述上下两层介质还可以作为栅和源漏之间的隔离侧墙，还减少了栅与源漏之间的寄生电容。

附图说明

为了更清楚地说明本发明实施例中的技术方案，下面将对实施例描述中所需要使用的附图作简单地介绍，显而易见地，下面描述中的附图仅仅是本发明的实施例，对于本领域普通技术人员来讲，在不付出创造性劳动的前提下，还可以根据提供的附图获得其他的附图。

图1为本申请实施例中垂直纳米线MOSFET的制造方法的流程图；

图2为本申请实施例中制造垂直纳米线MOSFET的工艺流程图一；

图3为本申请实施例中制造垂直纳米线MOSFET的工艺流程图二；

图4为本申请实施例中制造垂直纳米线MOSFET的工艺流程图三；

图5为本申请实施例中制造垂直纳米线MOSFET的工艺流程图四；

图6为本申请实施例中制造垂直纳米线MOSFET的工艺流程图五；

图7a为本申请实施例中制造垂直纳米线MOSFET的工艺流程图六；

图7b为本申请实施例中制造垂直纳米线MOSFET的工艺流程图七；

图8为本申请实施例中制造垂直纳米线MOSFET的工艺流程图八；

图9为本申请实施例中制造垂直纳米线MOSFET的工艺流程图九；

图10为本申请实施例中制造垂直纳米线MOSFET的工艺流程图十；

图11为本申请实施例中制造垂直纳米线MOSFET的工艺流程图十一；

图12为本申请实施例中制造垂直纳米线MOSFET的工艺流程图十二；

图13为本申请实施例中制造垂直纳米线MOSFET的工艺流程图十三；

图14为本申请实施例中制造垂直纳米线MOSFET的结构图。

具体实施方式

本申请实施例通过提供一种垂直纳米线MOSFET的制造方法，解决了现有技术中垂直纳米线MOSFET的制造方法，存在的栅长不易控制，栅长控制精度低的技术问题。实现了提高栅长控制精度和减少栅与源漏之间的寄生电容的技术效果。

为解决上述技术问题，本申请实施例提供技术方案的总体思路如下：

本申请提供一种垂直纳米线MOSFET的制造方法，包括：

提供生长有外延层的半导体衬底，所述外延层包括：依次生长在所述半导体衬底上的第一层、第二层、第三层和第四层，其中，所述第一层、第二层和第三层为半导体材料，并且第二层的材料不同于第一层和第三层；

对所述第二层进行刻蚀，使得第二层相对于第一层和第三层凹入而成为沟道区；

在凹入的沟道区的侧壁上沉积高K介质层和栅电极材料层，并进行进一步刻蚀使其形成位于第一层和第三层之间的栅极。

此外为了实现器件的良好性能，还可对第一层和第三层进行进一步的凹入刻蚀形成源漏延伸区，并且在凹入处填充介质进行隔离从而形成栅极侧墙，衬底作为源区，第四层作为漏区，在完成栅极、源极和漏极的接触之后，则可形成完整的器件。

本申请实施例提供的垂直纳米线MOSFET的制造方法及垂直纳米线MOSFET，由于沟道区形成于两个外延层之间，因此沟道的长度可以通过第二层的厚度进行控制，将高K材料层及栅电极材料层设置在第一层和第三层之间的凹入区域，通过两层介质可进一步精确控制栅长，提高栅长控制精度。另外，所述上下两层介质还可以作为栅和源漏之间的隔离侧墙，避免短路，也减少栅与源漏之间的寄生电容。

为了更好的理解上述技术方案，下面将结合具体的实施方式对上述技术方案进行详细说明，应当理解本发明实施例以及实施例中的具体特征是对本申请技术方案的详细的说明，而不是对本申请技术方案的限定，在不冲突的情况下，本申请实施例以及实施例中的技术特征可以相互组合。

实施例一

在本实施例中，提供了一种垂直纳米线MOSFET的制造方法，如图1所示，所述方法包括：

步骤S101，提供生长有外延层的半导体衬底，所述外延层包括：依次生长在所述半导体衬底上的第一层、第二层、第三层和第四层，其中，所述第一层、第二层和第三层为半导体材料；

步骤S102，对所述第二层进行刻蚀，使得第二层相对于第一层和第三层凹入而成为沟道区；

步骤S103，在凹入的沟道区的侧壁上沉积高K介质层和栅电极材料层，并进行进一步刻蚀使其形成位于第一层和第三层之间的栅极。

本本申请实施例中，在本申请实施例中，所述第二层材料包括：Si，SiC，SiGe，GaN，GaAs或GaAlAs。但需要注意的是，第二层的材料需要与第一层和第三层不同，这样才能实现对其的选择性刻蚀。

在本申请实施例中，所述半导体衬底和所述第四层材料可以相同或不同，可以包括：Si，SiC，SiGe，GaN，GaAs或GaAlAs。

在本申请实施例中，优选所述第一层材料与所述第三层材料相同，且与所述第二层和所述第四层的材料不同。

在本申请实施例中，所述第一层材料和所述第三层材料可以包括：Si，SiC，SiGe，GaN，GaAs或GaAlAs。

下面，以所述半导体衬底、所述第二层和所述第四层的材料为Si，所述第一层和所述第三层材料为SiGe,采用SiN作为栅和源漏之间的隔离介质，结合图1-13来详细介绍本申请提供方法的详细步骤，其中，图2-图13依次为制造MOSFET的过程中由先至后的工艺步骤图：

首先，执行步骤S101，如图2所示，提供生长有外延层的半导体衬底1，所述外延层包括：依次生长在所述半导体衬底上的第一层2、第二层3、第三层4和第四层5，其中，所述第一层2、第二层3和第三层4为半导体材料。

具体来讲，在生长外延层的过程中，为了制造的器件能具备MOSFET的功能，需要对衬底和外延层进行注入掺杂，对NMOS器件，设置所述半导体衬底1和所述第四层5均为N型重掺杂；所述第一层2和所述第三层4均为N型轻掺杂；所述第二层3为P型掺杂或所述第二层3为未掺杂,同时对衬底的源端电极到纳米线根部路径进行N掺杂。对PMOS器件，设置所述半导体衬底1和所述第四层5均为P型重掺杂；所述第一层2和所述第三层4均为P型轻掺杂；所述第二层3为N型掺杂或所述第二层3为未掺杂，同时对衬底的源端电极到纳米线根部路径进行P掺杂。掺杂技术可以采用现有技术，本发明对此不做限定。

在具体实施过程中，所述第一层2和所述第三层4的SiGe厚度可以为10-30nm；所述第二层3的Si厚度可以为70-100nm；所述第四层5的Si厚度可以为30-50nm，当然，在具体实施过程中，各层厚度不限于上述范围，可以成比例增加或减少。

再下来，执行步骤S102，对所述第二层3进行刻蚀，使得第二层3相对于第一层2和第三层4凹入而成为沟道区。

在本发明的一个优选实施例中，在对所述第二层3进行刻蚀之前还包括：图3所示的光刻并刻蚀所述外延层，形成柱状外延层；图4所示的相对于第四层5向内凹入刻蚀所述柱状外延层的所述第一层2和第三层4，形成作为源漏延伸区的第一层2和第三层4；图5所示的在所述第一层2和所述第三层4凹入的区域填充隔离介质，下面分别详述。

首先，在本申请实施例中，请参考图3，正对图3左侧为所述柱状外延层的剖面图，右侧为所述柱状外延层的俯视示意图，如图3所示，所述光刻并刻蚀所述外延层，形成柱状外延层，可以为：光刻并干法刻蚀所述外延层，形成方形的柱状外延层。当然在具体实施过程中，也可以选择湿法刻蚀或其他刻蚀方法，所述柱状外延层也可以为圆柱形或其他柱形，在此不作限制。

进一步，所述方形柱状外延层的边长可以为40-60nm，当然，在具体实施过程中，所述边长不限于上述范围，可以根据需要设置。

再下来，请参考图4，正对图4左侧为刻蚀纳米线后的剖面图，右侧为刻蚀纳米线后的俯视示意图，刻蚀所述柱状外延层，形成中线重叠且半径相等的圆柱状的所述第一层2和圆柱状的所述第三层4。

这里需要注意的是，刻蚀后的圆柱状的所述第一层2和圆柱状的所述第三层4的直径大小如果与后续刻蚀形成的沟道区基本一致，器件将能发挥较好的性能。因此，在刻蚀的过程中可以根据需要的沟道区的大小控制刻蚀深度。

在本申请实施例中，所述刻蚀所述柱状外延层，可以为：采用湿法刻蚀，各向同性刻蚀所述柱状外延层。其中，由于方形柱状外延层顶角的刻蚀速率更大，故各向同性刻蚀后可以形成图4所示的SiGe纳米线圆柱。

进一步，所述SiGe纳米线直径大约为20-30nm，当然，在具体实施过程中，所述直径不限于上述范围，可以根据需要设置。

再下来，请参考图5和图6，淀积并刻蚀隔离介质，以使所述隔离介质填充所述柱状外延层上被刻蚀掉的区域。

可选的，所述隔离介质为SiN、Si₃N₄、SiO₂或SiCO。

具体来讲，首先，如图5所示，先淀积隔离介质SiN，图5中黑色部分为淀积的所述隔离介质，再如图6所示，通过干法或湿法刻蚀隔离介质SiN，仅保留SiGe与Si层间的SiN，从而形成源漏与栅的良好隔离。

然后，刻蚀所述第二层3，以使所述第二层3形成与所述第一层2和所述第三层4中线重叠且半径相等的圆柱。

具体来讲，如图7a所示，正对图7a左侧为刻蚀第二层3后的剖面图，右侧为刻蚀第二层3后的俯视示意图，即，可以各向同性刻蚀所述第二层3的Si，形成与之前的SiGe纳米线圆柱对齐且直径相等的纳米线Si柱。所述纳米线Si柱即为所述MOSFET的沟道区。

在本发明的实施例中，优选第二层3刻蚀后的圆柱与前面刻蚀形成第一层2和第三层4一致。在本发明的其他实施例中，如果很难控制第二层3刻蚀后的圆柱与前面刻蚀形成第一层2和第三层4一致，则倾向于控制刻蚀后的第二层3的直径略小于前面刻蚀形成第一层2和第三层4，如图7b所示。

进一步，如图7a所示，所述刻蚀所述第二层3，还包括：刻蚀减薄所述半导体衬底1和所述第四层5。

然后，执行步骤S103，在凹入的沟道区的侧壁上沉积高K介质层和栅电极材料层，并进行进一步刻蚀使其形成位于第一层和第三层之间的栅极。

在本申请实施例中，如图8所示，所述依次淀积高K材料层和栅电极材料层之前，还包括：在所述半导体衬底上填充氧化介质，并控制所述氧化介质的表面位于所述第一层的表面和所述半导体衬底的表面之间。即所述氧化介质填充不能超过底层SiN的上表面，以免影响下一步高K材料层和栅电极材料层的淀积。

具体实施过程中，所述氧化介质可以为SiO₂、Si₃N₄或SiON等，在本实施例中，以所述氧化介质为SiO₂为例。

然后再如图9所示，依次淀积高K材料层6和栅电极材料层7，具体来讲，所述高K材料层6可以为HfO₂、HfZrO、Al₂O₃或ZrO₂等，所述栅电极材料层7可以为多晶硅或金属，在此不作限制。

接下来，如图10所示，干法刻蚀所述高K材料层6和所述栅电极材料层7，以使所述高K材料层6和所述栅电极材料层7均位于所述第一层2的所述隔离介质和所述第三层4的所述隔离介质之间。

如之前图7b所示，如果第二层3刻蚀后的直径小于刻蚀后第一层2和第三层4，那么沟道区将包括竖直部分和上下横向两个部分。横向部分的长度可进一步控制沟道长度。

具体来讲，栅长一方面可以通过第二层外延层的厚度进行控制，还可以通过所述第一层2和所述第三层4的SiN来实现更为精确的控制，同时栅和源漏之间有厚的SiN隔离，实现了源漏与栅之间的隔离，减小了寄生电容。

最后，形成栅极、源极和漏极接触。

具体来讲，所述形成栅极、源极和漏极接触包括：

首先，如图11所示，正对图11左侧为形成栅接触结构8后的剖面图，右侧为形成栅接触结构8后的俯视示意图，即，在所述栅电极材料层7上填充金属材料，形成栅接触结构8，其中，所述金属材料为W，当然，所述金属材料也可以为Al、Cu或TiAl，在此不作限制。

然后，如图12所示，填充所述氧化介质，所述氧化介质包围所述柱状外延层和所述栅接触结构，以对器件形成保护层。

接下来，如图13所示，在所述氧化介质上刻蚀栅极、源极和漏极对应的通孔；所述栅极对应的通孔连通所述栅接触结构；所述源极对应的通孔连通所述半导体衬底；所述漏极对应的通孔连通所述第四层；

最后，在所述通孔中填充金属材料，形成图13所示的栅极9、源极10和漏极11，其中，所述金属材料为W，当然，所述金属材料也可以为Al、Cu或TiAl，在此不作限制。

从而完成所述垂直纳米线MOSFET的制造。

具体来讲，本申请的所述垂直纳米线MOSFET制造方法通过上下两层隔离介质来控制栅长，提高了栅长控制精度，还减小了栅与源漏间的寄生电容，从而提高了制备的垂直纳米线MOSFET的电学性能。

基于同一方面构思，本申请还提供了采用实施例一的方法制备的器件，详见实施例二。

实施例二

在本实施例中，如图14所示，提供一种垂直纳米线MOSFET，包括：

衬底141；

依次位于衬底141之上的第一源漏延伸区142、沟道区143、第二源漏延伸区144、顶部半导体层145；

其中，所述沟道区143相对于所述顶部半导体层145向内凹入，栅极146嵌入于所述凹入，包括栅介质层1461和栅电极层1462；

其中，所述衬底141和顶部半导体层145分别作为所述MOSFET的源区和漏区。

在本申请实施例中，所述第一源漏延伸区142和所述第二源漏延伸区144相对于所述顶部半导体层145凹入，隔离介质147嵌入凹入区域，形成两层隔离介质；

其中，所述栅极146嵌入所述两层隔离介质147之间。

在本申请实施例中，所述隔离介质147为SiN、Si3N4、SiO₂或SiCO。

在本申请实施例中，所述的垂直纳米线MOSFET，其特征在于，还包括：漏D、源极S和栅极G接触。

在本申请实施例中，所述顶部半导体层145材料包括：Si，SiC，SiGe，GaN，GaAs或GaAlAs。

在本申请实施例中，所述沟道区143材料包括：Si，SiC，SiGe，GaN，GaAs或GaAlAs。

在本申请实施例中，所述第一源漏延伸区142材料与所述第二源漏延伸区144材料相同，且与所述沟道区143材料和所述顶部半导体层145的材料不同。

在本申请实施例中，所述第一源漏延伸区142材料与所述第二源漏延伸区144材料包括：Si，SiC，SiGe，GaN，GaAs或GaAlAs。

由于本发明实施例二所介绍的器件，为实施本发明实施例一的方法的所制备的器件，故而基于本发明实施例一所介绍的方法，本领域所属人员能够了解该器件的具体结构及变形，故而在此不再赘述。

上述本申请实施例中的技术方案，至少具有如下的技术效果或优点：

本申请实施例提供的垂直纳米线MOSFET的制造方法及垂直纳米线MOSFET，由于沟道区形成于两个外延层之间，因此沟道的长度容易控制，将高K材料层及栅电极材料层设置在第一层和第三层之间的凹入区域，通过两层介质可以进一步精确控制栅长，提高栅长控制精度。另外，所述上下两层介质还可以作为栅和源漏之间的隔离，还可以减少栅与源漏之间的寄生电容。

显然，本领域的技术人员可以对本发明进行各种改动和变型而不脱离本发明的精神和范围。这样，倘若本发明的这些修改和变型属于本发明权利要求及其等同技术的范围之内，则本发明也意图包含这些改动和变型在内。