本发明涉及半导体制造工艺，具体而言涉及一种半导体器件的制造方法。
背景技术：
随着集成电路技术的持续发展，芯片上将集成更多器件，芯片也将采用更快的速度。在这些要求的推进下，器件的几何尺寸将不断缩小，在芯片的制造工艺中不断采用新材料、新技术和新的制造工艺。目前半导体器件的制备已经发展到纳米级别，同时常规器件的制备工艺逐渐成熟。
常规上，CMOS器件制造技术中将PMOS和NMOS分开处理，例如，在PMOS器件的制造方法中采用压应力材料，而在NMOS器件中采用张应力材料，以向沟道区施加适当的应力，从而提高载流子的迁移率。其中，嵌入式锗硅(SiGe)技术由于其能够对沟道区施加适当的压应力以提高空穴的迁移率而成为PMOS应力工程的主要技术之一。嵌入式锗硅工艺通过在源/漏区形成嵌入式SiGe层来引入对沟道的压应力，这种应力使得半导体晶体晶格发生畸变，生成沟道区域内的单轴应力，进而影响能带排列和半导体的电荷输送性能，通过控制在最终器件中的应力的大小和分布，提高空穴的迁移率，从而改善器件的性能。在形成嵌入式SiGe层的过程中，会在栅极结构上形成间隙壁结构，现有技术中的间隙壁结构通常由氧化物及SiN叠层构成。
在半导体器件制造的后段工艺中，需要对半导体器件进行金属化，即在绝缘介质薄膜上沉积金属薄膜及随后刻印图形以便形成互连金属线和半导体器件的孔填充塞过程。自对准金属硅化物方法(Salicide)是一种简单方便的接触金属化程序。由于金属可与硅反应，但是不会与金属硅化物阻挡层反应，所以金属只会与暴露出的半导体衬底表面或栅极结构表面发生反应形成金属硅化物。因此，在执行自对准金属硅化物方法之前，需要去除栅极顶部全部的间隙壁SiN层，而现有的去除间隙壁SiN层的工艺比较复杂。因此，有必要提出一种新的半导体器件的制造方法，以解决上述问题。
技术实现要素：
针对现有技术的不足，本发明提供一种半导体器件的制造方法，包括：
提供半导体衬底，所述半导体衬底包括NMOS区和PMOS区，所述NMOS区和PMOS区上形成有栅极结构，所述栅极结构的顶部形成有栅极硬掩膜层；
形成覆盖所述栅极结构的第一间隙壁层，所述第一间隙壁层具有露出所述栅极硬掩膜层的开口；
形成覆盖所述栅极硬掩膜层及所述第一间隙壁层的第二间隙壁层；
刻蚀位于所述PMOS区的第二间隙壁层和第一间隙壁层，以在所述PMOS区中栅极结构的侧壁上形成间隙壁结构；
在所述PMOS区的栅极结构两侧的半导体衬底内
形成嵌入式锗硅结构；
去除所述第二间隙壁层及所述栅极硬掩膜层。
示例性地，所述栅极结构的侧壁上形成有偏移侧壁，所述第一间隙壁层覆盖在所述偏移侧壁上。
示例性地，在去除所述第二间隙壁层的步骤之后，还包括去除所述第一间隙壁层的步骤。
示例性地，所述第二间隙壁层为SiN层。
示例性地，所述栅极硬掩膜层为SiN层。
示例性地，形成具有所述开口的所述第一间隙壁层的方法包括：形成覆盖所述栅极结构、栅极硬掩膜层和半导体衬底的第一间隙壁材料层；去除所述第一间隙壁材料层覆盖栅极硬掩膜层的部分。
示例性地，去除所述第一间隙壁材料层覆盖栅极硬掩膜层的部分的方法包括：
沉积覆盖所述第一间隙壁层的硬掩膜层；
至少刻蚀去除位于所述栅极硬掩膜层顶部的所述硬掩膜层；
以所述硬掩膜层执行湿法刻蚀，以去除位于所述栅极硬掩膜层顶部的所述第一间隙壁层。
示例性地，在去除位于所述栅极硬掩膜层顶部的所述第一间隙壁层之后，采用原子层沉积法沉积覆盖所述栅极硬掩膜层及所述硬掩膜层的第二间隙壁层，所述第二间隙壁层与所述硬掩膜层的材质相同。
示例性地，去除所述第二间隙壁层及栅极硬掩膜层的方法为湿法刻蚀。
示例性地，所述湿法刻蚀的蚀刻剂包括磷酸。
示例性地，去除所述第一间隙壁层的方法为湿法刻蚀。
示例性地，所述第一间隙壁层为氧化物层。
与现有工艺相比，本发明提出半导体器件的制造方法省去了一次NMOS区域第一间隙壁层的光刻与刻蚀制程，从而节约了制造成本及时间，并可以避免由于额外的刻蚀而对锗硅结构产生的损伤，从而提高了器件的良率。
附图说明
本发明的下列附图在此作为本发明的一部分用于理解本发明。附图中示出了本发明的实施例及其描述，用来解释本发明的原理。
附图中：
图1为现有技术中一种半导体器件的结构示意图。
图2为根据本发明的方法依次实施的步骤的流程图。
图3a-3h为根据本发明的方法依次实施的步骤所分别获得的器件的示意性剖面图。
具体实施方式
在下文的描述中，给出了大量具体的细节以便提供对本发明更为彻底的理解。然而，对于本领域技术人员而言显而易见的是，本发明可以无需一个或多个这些细节而得以实施。在其他的例子中，为了避免与本发明发生混淆，对于本领域公知的一些技术特征未进行描述。
应当理解的是，本发明能够以不同形式实施，而不应当解释为局限于这里提出的实施例。相反地，提供这些实施例将使公开彻底和完全，并且将本发明的范围完全地传递给本领域技术人员。在附图中，为了清楚，层和区的尺寸以及相对尺寸可能被夸大。自始至终相同附图标记表示相同的元件。
应当明白，当元件或层被称为“在...上”、“与...相邻”、“连接到”或“耦合到”其它元件或层时，其可以直接地在其它元件或层上、与之相邻、连接或耦合到其它元件或层，或者可以存在居间的元件或层。相反，当元件被称为“直接在...上”、“与...直接相邻”、“直接连接到”或“直接耦合到”其它元件或层时，则不存在居间的元件或层。应当明白，尽管可使用术语第一、第二、第三等描述各种元件、部件、区、层和/或部分，这些元件、部件、区、层和/或部分不应当被这些术语限制。这些术语仅仅用来区分一个元件、部件、区、层或部分与另一个元件、部件、区、层或部分。因此，在不脱离本发明教导之下，下面讨论的第一元件、部件、区、层或部分可表示为第二元件、部件、区、层或部分。
空间关系术语例如“在...下”、“在...下面”、“下面的”、“在...之下”、“在...之上”、“上面的”等，在这里可为了方便描述而被使用从而描述图中所示的一个元件或特征与其它元件或特征的关系。应当明白，除了图中所示的取向以外，空间关系术语意图还包括使用和操作中的器件的不同取向。例如，如果附图中的器件翻转，然后，描述为“在其它元件下面”或“在其之下”或“在其下”元件或特征将取向为在其它元件或特征“上”。因此，示例性术语“在...下面”和“在...下”可包括上和下两个取向。器件可以另外地取向(旋转90度或其它取向)并且在此使用的空间描述语相应地被解释。
在此使用的术语的目的仅在于描述具体实施例并且不作为本发明的限制。在此使用时，单数形式的“一”、“一个”和“所述/该”也意图包括复数形式，除非上下文清楚指出另外的方式。还应明白术语“组成”和/或“包括”，当在该说明书中使用时，确定所述特征、整数、步骤、操作、元件和/或部件的存在，但不排除一个或更多其它的特征、整数、步骤、操作、元件、部件和/或组的存在或添加。在此使用时，术语“和/或”包括相关所列项目的任何及所有组合。
嵌入式锗硅源漏技术通过在沟道中产生单轴压应力来提高PMOS的空穴迁移率，从而提高晶体管的电流驱动能力。在形成嵌入式SiGe层的过程中，需要在栅极结构上形成间隙壁结构，现有技术中的间隙壁结构通常由氧化物及SiN叠层构成。而在形成自对准金属硅化物(Salicide)之前，需要去除栅极顶部全部的间隙壁SiN层。
如图1所示，现有的嵌入式SiGe的制造方法包括：提供半导体衬底100，所述半导体衬底包括由隔离结构103隔离开的NMOS区101和PMOS区102，所述NMOS区101和PMOS区102上形成有栅极结构104，所述栅极结构104的顶部形成有栅极硬掩膜层105，所述栅极硬掩膜层为SiN层，所述栅极结构的侧壁上还形成有偏移侧壁106；形成覆盖所述栅极结构的第一间隙壁层107和覆盖所述第一间隙壁层107的第二间隙壁层108，所述第一间隙壁层为氧化物层，所述第二间隙壁层为SiN层；刻蚀位于所述PMOS区102的第二间隙壁层108和第一间隙壁层107，以形成间隙壁结构；在所述PMOS区102中形成嵌入式锗硅结构；去除所述NMOS区101的第二间隙壁层108；去除位于所述NMOS区101的第一间隙壁层107；去除位于所述NMOS区101和PMOS区102的栅极硬掩膜层105。即由于在执行PMOS区的间隙壁层的刻蚀过程中，NMOS区上形成有掩膜，因此形成嵌入式锗硅结构之后，在NMOS区的栅极硬掩膜层105(SiN层)和第二间隙壁层108(SiN层)之间形成有第一间隙壁层107(氧化物层)，而由于SiN层和氧化物层之间具有刻蚀选择性，刻蚀SiN层和刻蚀氧化物层所使用的刻蚀液不同，因此在去除NMOS区101的第二间隙壁层108(SiN层)之后，必须选择性地刻蚀去除NMOS区的第一间隙壁层107(氧化物层)才能将其下方的栅极硬掩膜层105(SiN层)腐蚀干净，工艺流程较为复杂，而在刻蚀去除NMOS区的第一间隙壁层107的过程中还容易损伤SiGe层，影响器件的良率。因此，有必要提出一种新的半导体器件的制造方法，以解决上述问题。
针对现有技术的不足，本发明提供一种半导体器件的制造方法，包括：
提供半导体衬底，所述半导体衬底包括NMOS区和PMOS区，所述NMOS区和PMOS区上形成有栅极结构，所述栅极结构的顶部形成有栅极硬掩膜层；
形成覆盖所述栅极结构的第一间隙壁层，所述第一间隙壁层具有露出所述栅极硬掩膜层的开口；
形成覆盖所述栅极硬掩膜层及所述第一间隙壁层的第二间隙壁层；
刻蚀位于所述PMOS区的第二间隙壁层和第一间隙壁层，以在所述PMOS区中栅极结构的侧壁上形成间隙壁结构；
在所述PMOS区的栅极结构两侧的半导体衬底内
形成嵌入式锗硅结构；
去除所述第二间隙壁层及所述栅极硬掩膜层。
所述栅极结构的侧壁上形成有偏移侧壁，所述第一间隙壁层覆盖在所述偏移侧壁上。
在去除所述第二间隙壁层的步骤之后，还包括去除所述第一间隙壁层的步骤。
所述第二间隙壁层为SiN层。
所述栅极硬掩膜层为SiN层。
形成具有所述开口的所述第一间隙壁层的方法包括：形成覆盖所述栅极结构、栅极硬掩膜层和半导体衬底的第一间隙壁材料层；去除所述第一间隙壁材料层覆盖栅极硬掩膜层的部分。
去除所述第一间隙壁材料层覆盖栅极硬掩膜层的部分的方法包括：沉积覆盖所述第一间隙壁层的硬掩膜层；至少刻蚀去除位于所述栅极硬掩膜层顶部的所述硬掩膜层；以所述硬掩膜层为掩膜执行湿法刻蚀，以去除位于所述栅极硬掩膜层顶部的所述第一间隙壁层。
在去除位于所述栅极硬掩膜层顶部的所述第一间隙壁层之后，采用原子层沉积法沉积覆盖所述栅极硬掩膜层及所述硬掩膜层的第二间隙壁层，所述第二间隙壁层与所述硬掩膜层的材质相同。
去除所述第二间隙壁层及栅极硬掩膜层的方法为湿法刻蚀。所述湿法刻蚀的蚀刻剂包括磷酸。
去除所述第一间隙壁层的方法为湿法刻蚀。
所述第一间隙壁层为氧化物层。
与现有工艺相比，本发明提出半导体器件的制造方法省去了一次NMOS区域第一间隙壁层的光刻与刻蚀制程，从而节约了制造成本及时间，并可以避免由于额外的刻蚀而对锗硅结构产生的损伤，从而提高了器件的良率。
为了彻底理解本发明，将在下列的描述中提出详细的结构及/或步骤，以便阐释本发明提出的技术方案。本发明的较佳实施例详细描述如下，然而除了这些详细描述外，本发明还可以具有其他实施方式。
[示例性实施例]
下面将参照图2以及图3a～图3h对本发明一实施方式的半导体器件的制造方法做详细描述。
首先执行步骤201，如图3a所示，提供半导体衬底300，所述半导体衬底300包括NMOS区301和PMOS区302，所述NMOS区301和PMOS区302上形成有栅极结构304，所述栅极结构304的顶部形成有栅极硬掩膜层305。
具体地，所述半导体衬底300可以是以下所提到的材料中的至少一种：硅、绝缘体上硅(SOI)、绝缘体上层叠硅(SSOI)、绝缘体上层叠锗化硅(S-SiGeOI)、绝缘体上锗化硅(SiGeOI)以及绝缘体上锗(GeOI)等。作为示例，在本实施例中，半导体衬底300的构成材料选用单晶硅。
在半导体衬底300中形成有隔离结构303，作为示例，隔离结构303为浅沟槽隔离(STI)结构或者局部氧化硅(LOCOS)隔离结构。本实施例中隔离结构303为浅沟槽隔离结构。隔离结构303将半导体衬底300分为NMOS区301和PMOS区302。半导体衬底300中还形成有各种阱(well)结构，为了简化，图示中予以省略。
在所述PMOS区和NMOS区上形成有栅极结构304，作为示例，栅极结构包括依次层叠的栅极介电层和栅电极层。栅极介电层包括氧化物层，例如二氧化硅(氧化物)层。栅电极层包括多晶硅层。在所述上方形成有栅极硬掩膜层305。在标准流程中，栅极硬掩模层在多晶硅栅刻蚀前沉积，既作为栅极刻蚀的硬掩模层，又作为后续锗硅沟槽刻蚀的硬掩模层，保护多晶硅栅不被等离子体损耗。所述栅极硬掩膜层包括氮化物层，例如氮化硅(SiN)层。栅极介电层、栅电极层以及栅极硬掩膜层的形成方法可以采用本领域技术人员所熟习的任何现有技术，优选化学气相沉积法(CVD)，如低温化学气相沉积(LTCVD)、低压化学气相沉积(LPCVD)、快热化学气相沉积(RTCVD)、等离子体增强化学气相沉积(PECVD)等。
所述栅极结构304的侧壁上形成有偏移侧壁306。随着器件尺寸的进一步变小，器件的沟道长度越来越小，源漏极的粒子注入深度也越来越小，偏移侧壁306的作用在于以提高形成的晶体管的沟道长度，减小短沟道效应和由于短沟道效应引起的热载流子效应。所述偏移侧壁306可以由氮化硅或氧化物和氮化硅的组合构成。本实施例中，所述偏移侧壁包括依次沉积的氧化物层和氮化硅层。示例性地，所述偏移侧壁306的厚度约在30-120埃之间。可使用常用的薄膜沉积法和刻蚀方法形成所述偏移侧壁306。
接着，执行步骤202，形成覆盖所述栅极结构的第一间隙壁层，所述第一间隙壁层具有露出所述栅极硬掩膜层的开口。
首先，沉积覆盖所述栅极硬掩膜层305和所述栅极结构304的第一间隙壁层307。作为示例，所述第一间隙壁层307可以为氧化物层，例如氧化硅层，厚度为5-20nm。所述第一间隙壁层307的沉积方法可以采用本领域技术人员所熟习的各种适宜的工艺技术，例如，化学气相沉积(CVD)法、物理气相沉积(PVD)法或原子层沉积(ALD)法等形成的低压化学气相沉积(LPCVD)、激光烧蚀沉积(LAD)以及外延生长中的一种。本实施例中，可采用高深宽比(HARP)工艺在所述半导体衬底300、偏移侧壁306和栅极硬掩膜层305上沉积一层二氧化硅作为第一间隙壁层，其厚度为约100纳米，沉积温度为480℃，主要反应气体为TEOS和O3。
接着，图案化所述第一间隙壁层307，以至少去除其位于所述栅极硬掩膜层顶部的部分，如图3b所示。具体地，去除位于所述栅极硬掩膜层305顶部的第一间隙壁层307的同时，去除位于半导体衬底有源区上的所述第一间隙壁层307。本实施例中，图案化所述第一间隙壁层307的方法包括：首先，沉积覆盖所述第一间隙壁层的硬掩膜层；接着至少刻蚀去除位于所述栅极硬掩膜层顶部的所述硬掩膜层。所述硬掩膜层与后续形成的第二间隙壁层308的材质相同，在本实施例中，所述硬掩膜层为较薄的氮化硅层。具体地，同时还刻蚀去除位于半导体衬底有源区上方的所述硬掩膜层，保留栅极侧壁上的硬掩膜层作为刻蚀所述第一间隙壁层的掩膜层。刻蚀方法可以为各向异性的干法刻蚀，例如等离子干法刻蚀或者反应离子刻蚀等。接着，执行湿法刻蚀，以去除位于所述栅极硬掩膜层顶部的所述第一间隙壁层307。具体地，去除位于所述栅极硬掩膜层顶部的第一间隙壁层307的同时，去除位于半导体衬底有源区上的所述第一间隙壁层。所述湿法刻蚀的刻蚀液对氮化硅层及氧化物层有较高的刻蚀选择比，例如为DHF(稀氢氟酸)溶液。由于栅极结构侧壁上的第一间隙壁层上形成有硬掩膜层，而上述蚀刻工艺对于氮化硅有很高的选择性，即对氧化物的蚀刻速率远高于对氮化硅侧壁的蚀刻速率，因此，所述硬掩膜层可以对所述第一间隙壁层起到保护作用，湿法刻蚀只去除了位于栅极硬掩膜层顶部及有源区上的第一间隙壁层307，而保留了栅极结构侧壁上的第一间隙壁层307。
接着，执行步骤203，形成覆盖所述栅极硬掩膜层305及所述第一间隙壁层307的第二间隙壁层308，如图3c所示。具体地，采用原子层沉积法沉积覆盖所述栅极硬掩膜层305及所述硬掩膜层的第二间隙壁层308。由于所述第二间隙壁层308与所述硬掩膜层的材质相同，因此无需去除所述硬掩膜层，可直接在所述硬掩膜层上沉积第二间隙壁层308。作为示例，所述第二间隙壁层308可以为氮化硅(SiN)层，厚度为5-20nm。所述第二间隙壁层308的沉积方法可以采用本领域技术人员所熟习的各种适宜的工艺技术，例如，化学气相沉积(CVD)法、物理气相沉积(PVD)法或原子层沉积(ALD)法等形成的低压化学气相沉积(LPCVD)、激光烧蚀沉积(LAD)以及外延生长中的一种。本实施例中，所述第二间隙壁层308的沉积方法为原子层沉积法。由于在步骤203中去除了位于栅极结构上方的第一间隙壁层307，因此第二间隙壁层308与下方的栅极硬掩膜层接触。
接着，执行步骤204，刻蚀位于所述PMOS区302的第二间隙壁层308和第一间隙壁层307，以在所述PMOS区302中栅极结构304的侧壁上形成间隙壁结构，如图3d所示。具体地，将位于PMOS区302的栅极结构顶部以及半导体衬底上的第二间隙壁层刻蚀去除，而保留PMOS区302的栅极结构304侧壁上的第二间隙壁层308，以作为后续刻蚀SiGe沟槽的硬掩膜层。刻蚀的方法可以使用本领域技术人员熟知的任何适合的干法刻蚀或者湿法刻蚀等方法。示例性地，形成覆盖所述NMOS区302的光刻胶层309，并以所述光刻胶层309为掩膜执行干法刻蚀，去除位于PMOS区302的栅极结构顶部以及半导体衬底上的第二间隙壁层，以在所述PMOS区栅极结构侧壁上形成间隙壁结构。接着，可以常规的等离子灰化等方法去除所述光刻胶层309。
接下来，执行步骤205，在所述PMOS区的栅极结构两侧的半导体衬底内形成嵌入式锗硅结构。
首先，刻蚀所述PMOS区的半导体衬底，以形成锗硅结构沟槽310，如图3e所示。具体地，以所述间隙壁结构为掩膜，采用各向异性的干法蚀刻在露出的位于PMOS区302的半导体衬底300中形成碗状沟槽，蚀刻气体包括HBr、Cl2、He和O2，不含有氟基气体。接下来，采用湿法蚀刻工艺蚀刻所述碗状沟槽，利用湿法蚀刻的蚀刻剂在半导体衬底的构成材料的不同晶向上的蚀刻速率不同的特性(100晶向和110晶向的蚀刻速率高于111晶向的蚀刻速率)，扩展蚀刻所述碗状沟槽以形成∑状沟槽。作为示例，所述湿法蚀刻的腐蚀液为四甲基氢氧化铵(TMAH)溶液，温度为30℃-60℃，持续时间依据∑状沟槽的期望尺寸而定，一般为100s-300s。接着，还包括对所述沟槽进行后续外延生长的预清洗的步骤。所述预清洗包括去除表面的氧化层、表面沾污和表面钝化，清洗液一般选用DI-O3(含臭氧的去离子水)、SC-1(标准1号液，氨水、双氧水和去离子水的混合溶液)和HF酸等。
接着，在所述锗硅结构沟槽中形成嵌入式锗硅结构310’，如图3f所示。示例性地，首先在所述锗硅结构沟槽中外延生长SiGe种子层作为选择性外延生长Ge含量较高的SiGe外延层过程中的缓冲层，有利于得到高质量的SiGe外延层。接着，在种子层上外延生长SiGe主体层，SiGe主体层中的含Ge浓度高于种子层。为了确保对半导体器件的沟道区施加适当的应力，所述SiGe层通常都会高于所述半导体衬底300的上表面。接着，在所述主体层上外延生长一层盖帽层，其中，盖帽层的材料包括但不限于SiB,SiGe,SiGeB,SiC,SiCB等。所述外延生长工艺包括低压化学气相沉积(LPCVD)、等离子体增强化学气相沉积(PECVD)、超高真空化学气相沉积(UHVCVD)、快速热化学气相沉积(RTCVD)和分子束外延(MBE)等。
接着，进行源/漏极离子注入，以在所述NMOS区及PMOS区中形成源/漏极(未示出)。其中源/漏极离子注入的注入离子类型以及掺杂的浓度均可以选用本领域常用范围。在执行离子注入后，还可进行退火处理以激活所述源/漏极中注入的离子。所述退火处理可以为尖峰退火(spike anneal)工艺，所述尖峰退火工艺采用的退火温度范围可根据实际工艺进行适当调整。所述退火步骤一般是将所述衬底置于高真空或高纯气体的保护下，加热到一定的温度进行，退火步骤高温来活化源漏极中掺杂的掺杂离子。
接着，执行步骤206，去除所述第二间隙壁层308及所述栅极硬掩膜层305，如图3g所示。具体地，采用湿法刻蚀去除NMOS区301和PMOS区302的第二间隙壁层308及栅极硬掩膜层305。由于第二间隙壁层308与栅极硬掩膜层305相接触，二者之间不存在氧化物层，因此无需通过光刻和刻蚀工艺去除氧化物层，省略了一次刻蚀工艺。当偏移侧壁306的材料与栅极硬掩膜层305相同时，偏移侧壁306也一同被去除。所述湿法刻蚀的刻蚀液可以为磷酸溶液。示例性地，所述磷酸溶液的质量浓度为70％～90％，磷酸的温度150～200℃，浸泡时间为1～10min，从而有效去除第二间隙壁层308及栅极硬掩膜层305，以便在栅极结构顶部形成金属硅化物(Silicide)。
接着，去除所述第一间隙壁层307，如图3h所示。本实施例中，采用湿法刻蚀去除第一间隙壁层307。示例性地，所述湿法刻蚀的刻蚀液可以为DHF(稀氢氟酸)溶液。
接着，以常规步骤完成后续工艺。具体地，沉积金属，然后进行快速退火处理(RTA)，由于金属可与硅反应，但是不会与硅氧化物如二氧化硅反应，所以金属会与暴露出栅极结构表面发生反应形成金属硅化物。所述沉积的金属可为镍(Ni)、钛(Ti)或者钴(Co)等任一种金属，相应地，所形成的金属硅化物可为镍基硅化物、钛基硅化物或钴基硅化物。后续可将没有发生反应的金属去除，例如可采用酸性溶液去除金属硅化物阻挡层之上没有反应的金属。在后续工艺流程中，接触孔将形成于金属硅化物之上。
至此，完成了根据本发明示例性实施例一的方法实施的工艺步骤。可以理解的是，本实施例半导体器件制造方法不仅包括上述步骤，在上述步骤之前、之中或之后还可包括其他需要的步骤，其都包括在本实施制造方法的范围内。
与现有工艺相比，本发明提出半导体器件的制造方法省去了一次NMOS区域第一间隙壁层的光刻与刻蚀制程，从而节约了制造成本及时间，并可以避免由于额外的刻蚀而对锗硅结构产生的损伤，从而提高了器件的良率。
本发明已经通过上述实施例进行了说明，但应当理解的是，上述实施例只是用于举例和说明的目的，而非意在将本发明限制于所描述的实施例范围内。此外本领域技术人员可以理解的是，本发明并不局限于上述实施例，根据本发明的教导还可以做出更多种的变型和修改，这些变型和修改均落在本发明所要求保护的范围以内。本发明的保护范围由附属的权利要求书及其等效范围所界定。